LMK00301
- 3:1 输入多路复用器
- 两个通用输入运行频率高达 3.1GHz,且接受 lvpecl、lvds、cml、sstl、hstl、hcsl 或单端时钟
- 一个晶体输入可接受 10MHz 至 40Mhz 的晶体或单端时钟
- 分为两组,每组具有五路差分输出
- LVPECL,LVDS,HCSL 或高阻态(每个组可选)
- LMK03806 时钟源为 156.25MHz 时的 LVPECL 附加抖动:
- 20fs RMS(10kHz 至 1MHz)
- 51fs RMS(12kHz 至 20MHz)
- 频率范围:
- LVPECL(DC 至 3100MHz)
- LVDS(DC 至 2100MHz)
- HCSL(DC 至 800MHz)
- LVCMOS(DC 至 250MHz)
- 经过 PCIe 滤波器后的附加 RMS 抖动:
- 第 7 代:9.38fs (LVPECL)、10.1fs (HCSL)、12.6fs (LVDS)(最大值)
- 第 6 代:13.4fs (LVPECL)、14.3fs (HCSL)、18.0fs (LVDS)(最大值)
- 第 5 代:21.8fs (LVPECL)、23.6fs (HCSL)、30.3fs (LVDS)(最大值)
- 高 PSRR:156.25MHz 时,–65dBc (LVPECL) 和 –76dBc (LVDS)
- 通过同步使能输入提供 LVCMOS 输出
- 由引脚控制的配置
- VCC 内核电源:3.3V ± 5%
- 三个独立的 VCCO 输出电源:3.3V 或 2.5V ± 5%
- 工业温度范围:-40°C 至 +85°C
LMK00301 是一款 3GHz、10 路输出差分扇出缓冲器,旨在用于高频、低抖动时钟和数据分配以及电平转换。可以从两个通用输入或一个晶体输入中选择输入时钟。所选择的输入时钟被分配到两组输出,每组输出包含 5 个差动输出和 1 个 LVCMOS 输出。两个差分输出组都可以独立配置为 LVPECL、LVDS 或 HCSL 驱动器,也可禁用。LVCMOS 输出具有用于在启用或禁用时实现无短脉冲运行的同步使能输入。LMK00301 由一个 3.3V 内核电源和三个独立的 3.3V 或 2.5V 输出电源供电运行。
LMK00301 具有高性能、多用途和高功效特性,该器件旨在替代固定输出缓冲器器件,同时还能增加系统中的时序余裕。LMK00301 提供一种设计版本,即 LMK00301A,该版本在内核和输出电源域之间没有电源时序要求。
技术文档
| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | LMK00301 3GHz 10 路输出超低附加抖动 差分时钟缓冲器和电平转换器 | PDF | HTML | PDF | HTML | 2026-4-20 | |
| 应用手册 | 使用时钟缓冲器进行正弦波-方波转换 | PDF | HTML | 英语版 | PDF | HTML | 2024-9-4 | |
| 应用手册 | PCIe 应用的时钟 | PDF | HTML | 英语版 | PDF | HTML | 2023-11-29 | |
| 应用手册 | 医学超声系统时钟 (Rev. A) | 英语版 (Rev.A) | PDF | HTML | 2021-12-16 | ||
| 应用手册 | LMK时钟 family LVDS输出交流耦合设计注意事项 | 2021-6-10 |
设计与开发
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LMK00301EVAL — LMK00301 评估板
The LMK00301 Evaluation Board allows functional and performance verification of the LMK00301 high-performance 1:10 differential fanout buffer device.
CLOCKDESIGNTOOL — Clock Design Tool Software
时钟设计工具软件可帮助选择器件、设计环路滤波器,并进行定时器件解决方案仿真。当您输入所需的输出频率和参考频率(可选)后,该工具就会提供能够满足指定要求的 TI 器件、分频器值,并推荐能够尽可能减少抖动的环路滤波器。
CLOCKDESIGNTOOL 教程视频
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产品 | 环路滤波器和器件配置 + 仿真 | 模拟工具 | 器件寄存器编程 |
LMX24xx PLL 系列 | EasyPLL | ||
LMX25xx PLL+VCO 系列 | 时钟设计工具 | ||
LMK 抖动清除器和分配器 |
CLOCK-TREE-ARCHITECT — 时钟树架构编程软件
时钟树架构是一款时钟树综合工具,可根据您的系统要求生成时钟树解决方案,从而帮助您简化设计流程。该工具从庞大的时钟产品数据库中提取数据,然后生成系统级多芯片时钟解决方案。
PLLATINUMSIM-SW — PLL 环路滤波器、相位噪声、锁定时间和杂散模拟工具
PLLATINUMSIM-SW 是一款仿真工具,允许用户创建我们 PLLatinum™ 集成电路的详细设计和仿真,其中包括 LMX 系列锁相环 (PLL) 和合成器。
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| WQFN (RHS) | 48 | Ultra Librarian |
订购和质量
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