CDCLVD1204
- 2:4 差分缓冲器
- 低附加抖动：10kHz 至 20MHz 范围内 <300fs RMS
- 低输出偏移为 20ps（最大值）
- 通用输入接受 LVDS、LVPECL 和 LVCMOS
- 可通过控制引脚选择时钟输入
- 4 个 LVDS 输出，符合 ANSI EIA/TIA-644A 标准
- 时钟频率：高达 800MHz
- 器件电源：2.375V 至 2.625V
- LVDS 基准电压，VAC_REF，适用于容性耦合输入
- 工业温度范围：-40°C 至 85°C
- 采用 3mm × 3mm、16 引脚 VQFN (RGT) 封装
- ESD 防护能力超过 3kV HBM，1kV CDM
CDCLVD1204 时钟缓冲器能够以超低的时钟分配偏斜，将两个可选时钟输入（IN0 和 IN1）之一分配给 4 对差分 LVDS 时钟输出（OUT0 至 OUT3）。CDCLVD1204 可接受两个时钟源传入一个输入多路复用器。输入可以为 LVDS、LVPECL 或 LVCMOS。
CDCLVD1204 专为驱动 50Ω 传输线路而设计。在以单端模式驱动输入的情况下，必须将适当偏置电压 VAC_REF 施加到未使用的负输入引脚。
IN_SEL 引脚用于选择要发送到输出的输入。如果该引脚保持开路，该引脚将禁用输出（静态）。该器件支持失效防护功能。该器件整合了输入迟滞，可防止在没有输入信号的情况下输出随机振荡。
该器件可在 2.5V 电源环境下工作，额定温度范围是 –40°C 至 85°C（环境温度）。CDCLVD1204 采用小型 16 引脚 3mm × 3mm VQFN 封装。
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技术文档
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| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | CDCLVD1204 2:4 低附加抖动 LVDS 缓冲器 数据表 (Rev. C) | PDF | HTML | 最新英语版本 (Rev.B) | PDF | HTML | 2026-3-18 |
| 应用手册 | 使用时钟缓冲器进行正弦波-方波转换 | PDF | HTML | 英语版 | PDF | HTML | 2024-9-4 | |
| 应用手册 | Clocking Design Guidelines: Unused Pins | 2015-11-19 | ||||
| 用户指南 | Low-Additive Jitter, Four LVDS Outputs Clock Buffer Evaluation Board | 2010-6-14 |
设计与开发
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评估板
CDCLVD1204EVM — CDCLVD1204 评估模块
CDCLVD1204/CDCLVD2102 是高性能、低附加抖动时钟缓冲器。它们具有两个通用输入缓冲器，支持单端或差动时钟输入，可通过控制引脚（仅限 CDCLVD1204）进行选择。这两种器件还具有片上偏压发生器，该发生器可以为器件输入提供 LVDS 共模电压。评估模块 (EVM) 旨在演示 CDCLVD1204 或 CDCLVD2102 的电性能。然而，那些对 CDCLVD1208 或 CDCLVD2104 感兴趣的客户也可以使用此 EVM。这个完全组装且经过工厂测试的评估板允许对器件的所有功能进行全面验证。为达到最佳性能，该评估板配备有 SMA 连接器和受控良好的 50Ω 阻抗微带传输线。
设计工具
CLOCK-TREE-ARCHITECT — 时钟树架构编程软件
时钟树架构是一款时钟树综合工具，可根据您的系统要求生成时钟树解决方案，从而帮助您简化设计流程。该工具从庞大的时钟产品数据库中提取数据，然后生成系统级多芯片时钟解决方案。
设计工具
PLLATINUMSIM-SW — PLL 环路滤波器、相位噪声、锁定时间和杂散模拟工具
PLLATINUMSIM-SW 是一款仿真工具，允许用户创建我们 PLLatinum™ 集成电路的详细设计和仿真，其中包括 LMX 系列锁相环 (PLL) 和合成器。
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| VQFN (RGT) | 16 | Ultra Librarian |
订购和质量
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