ADC16DX370
- 分辨率：16 位
- 转换率：370MSPS
- 1.7VP-P 输入满量程范围
- 性能：
- 输入：150MHz，-3dBFS
- 信噪比 (SNR)：69.6dBFS
- 噪声频谱密度：-152.3dBFS/Hz
- 无寄生动态范围 (SFDR)：88dBFS
- 非 HD2 和非 HD-3 寄生信号：-90dBFS
- 输入：150MHz，-3dBFS
- 功率耗散：每通道 800mW
- 缓冲模拟输入
- 无外部旁路的片上精密基准
- 支持相位同步的输入采样时钟分频器（1、2、4 或 8 分频）
- JESD204B 1 子类串行数据接口
- 信道速率高达 7.4Gb/s
- 可配置为每通道 1 条或 2 条信道
- 快速超范围信号
- 4 线制，1.2V，1.8V，2.5V 或 3V 兼容串行外设接口 (SPI)
- 56 引脚超薄四方扁平无引线 (WQFN) 封装，（8mm x 8mm，引脚间距 0.5mm）
应用范围
- 高中频 (IF) 采样接收器
- 多载波基站接收器
- GSM/EDGE，CDMA2000，UMTS，LTE，WiMax
- 多样性、多模式和多波段接收器
- 数字预失真
- 测试和测量设备
- 通信仪器仪表
- 便携式仪表
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ADC16DX370 器件是一款单片双通道高性能模数转换器，此转换器能够以 370MSPS 的采样速率将模拟输入信号转换为 16 位数字字。 这款转换器使用具有集成输入缓冲器的差分管道式架构，以便在保持低功耗的同时提供出色的动态性能。
集成输入缓冲器消除了来自内部开关电容器采样电路的电荷回馈噪声，并且简化了驱动放大器、抗混叠滤波器以及阻抗匹配的系统级设计。 一个输入采样时钟分频器用可配置相位选择提供整数分频比，以简化系统计时。 集成低噪声电压基准在无需外部去耦合电容器的情况下简化电路板级设计。 在 56 引脚，8mm x 8mm WQFN 封装中，通过一个 JESD204B 1 子类接口提供输出数字数据。 可使用 SPI 来配置与 1.2V 至 3V 逻辑电路兼容的器件。
技术文档
| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | ADC16DX370 具有 7.4Gb/s JESD204B 输出的双路 16 位 370MSPS 模数转换器 (ADC) 数据表 (Rev. C) | PDF | HTML | 英语版 (Rev.C) | PDF | HTML | 2015-12-29 |
| 技术文章 | How to minimize filter loss when you drive an ADC | PDF | HTML | 2016-10-20 | |||
| 技术文章 | How to select a power-efficient narrowband receiver for active antenna-array syste | PDF | HTML | 2016-4-12 | |||
| 白皮书 | Ready to make the jump to JESD204B? White Paper (Rev. B) | 2015-3-19 | ||||
| 应用手册 | Equalization Optimization of the ADC16DX370 JESD204B Serial Link | 2014-9-9 |
设计与开发
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ADC16DX370EVM — ADC16DX370 评估模块
ADC16DX370EVM 评估模块用于评估 ADC16DX370。 ADC16DX370 是一款 16 位、370MSPS 的低功耗模数转换器 (ADC)，拥有缓冲模拟输入和输出，支持 JESD204B 接口，运行速度高达 7.4Gb/s。该 EVM 具有变压器耦合模拟输入，可适应各种信号源和频率。该 EVM 上的 LMK04828 可以选择性地配置为提供超低抖动 ADC 器件时钟和 SYSREF，从而提供完整的 JESD204B 子类 1 时钟解决方案。
ADC16DX370 和 LMK04828 可通过易于使用的软件 GUI 进行控制，以便针对各种使用情况进行快速配置。
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TI204C-IP — Request for JESD204 rapid design IP
JESD204 快速设计 IP 旨在为 FPGA 工程师提供一条快速通往运行中的 JESD204 系统的路径。该 IP 经过特别设计，可将下游数字处理和其他应用逻辑与 JESD204 协议的大多数性能和时序关键型限制因素隔离开。该 IP 将帮助设计人员节省固件开发时间并简化 FPGA 集成。
当您使用 TI 的高速数据转换器时，可免专利费使用 JESD204 快速设计 IP。TI 将协助用户配置初始链路，对其进行定制，以便在特定 FPGA 平台和 TI 数据转换器 JMODE 之间使用。在对该 IP 进行测试并确定其可以用于部署工作之后，TI 将会通过安全的下载链接提供该 IP。
JESD204 (...)
DATACONVERTERPRO-SW — 高速数据转换器专业 GUI 安装程序，v5.31
该高速数据转换器专业版 GUI 是一款 PC（与 Windows® XP/7/10 兼容）程序，旨在帮助评估大多数 TI 高速数据转换器 [模数转换器 (ADC) 和数模转换器 (DAC)] 和模拟前端 (AFE) 平台。DATACONVERTERPRO-SW 支持整个 TSW14xxx 系列的数据采集和图形生成卡，为分析时域和频域中的数据转换器提供了快速强大的解决方案以及单音、多音和调制信号支持。此 GUI 还兼容用于快速合成单音、多音和调制信号的 TI 图形生成 GUI。
用户可以向 DATACONVERTERPRO-SW 提供自定义图形以加载到 TI DAC。支持从 ADC 捕获导出 (...)
TIDA-00153 — 使用高速 ADC 的 JESD204B 链路延迟设计
JESD204B 链路是数据转换器数字接口的最新趋势。这些链路利用高速串行数字技术，提供了许多显著优势，包括更高的通道密度。此参考设计解决了采用新接口时面临的挑战之一：了解和设计链路延迟。通过一个示例，实现了确定性延迟，并测定了包含德州仪器 (TI) LM97937 ADC 和 Xilinx Kintex 7 FPGA 的系统的链路延迟。
TIDA-00353 — JESD204B 串行链路均衡优化参考设计
在数据转换器中，采用均衡技术是补偿 JESD204B 高速串行接口通道损耗的有效方法。此参考设计采用 ADC16DX370，这是一款双路 16 位 370MSPS 模数转换器 (ADC)，利用去加重均衡技术对 7.4Gbps 串行数据进行传输准备。通过配置，用户可优化输出驱动器的去加重设置 (DEM) 和输出电压摆幅设置 (VOD)，以与通道特性形成反向匹配。实验表明，在完整数据速率下，在 20“ FR-4 材料上接收到干净的数据眼图。
TIDA-00360 — 具有 16 位 ADC 及 100MHz IF 带宽的 700MHz 至 2700MHz 双通道接收器参考设计
随着客户对无线网络提供更快数据链路的需求不断增长，这促使收发器硬件实现要求越来越严苛的性能，并且具有足够的带宽以支持更大的标准化多载波频段（在某些情况下具有频段聚合）以及足够的接收器灵敏度和动态范围，从而在存在强阻塞信号（这在繁忙环境中很常见）的情况下正常工作。该参考设计介绍了具有 16 位采样器且可实现 100MHz 以上带宽的射频 (RF) 接收器参考设计，其中包括下变频混频器、数字可变增益放大器 (DVGA)、高速流水线模数转换器 (ADC)、本地振荡器 (LO) 射频合成器和抖动清除时钟发生器。
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| WQFN (RME) | 56 | Ultra Librarian |
订购和质量
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