ADC08DJ3200
- ADC 内核：
- 8 位分辨率
- 单通道模式下采样率高达 6.4GSPS
- 双通道模式下采样率高达 3.2GSPS
- 性能规格 (fIN = 997MHz)：
- ENOB：7.8 位
- SFDR：
- 双通道模式：67dBFS
- 单通道模式：62dBFS
- VCMI 为 0V 时的缓冲模拟输入：
- 模拟输入带宽 (-3dB)：8.0GHz
- 可用输入频率范围：>10GHz
- 满量程输入电压（VFS，默认值）：0.8VPP
- 模拟输入共模电压 (VICM)：0V
- 无噪声孔径延迟 (TAD) 调节：
- 采样精度控制：19fs 步长
- 简化同步和交错
- 温度和电压不变延迟
- 简便易用的同步 特性：
- 自动 SYSREF 计时校准
- 样片标记时间戳
- JESD204B 串行数据接口：
- 支持子类 0 和 1
- 最大通道速率：12.8Gbps
- 多达 16 个通道可降低通道速率
- 功耗：2.8W
- 电源电压：1.1V、1.9V
ADC08DJ3200 器件是一款射频采样千兆采样模数转换器 (ADC)，可对从直流到 10GHz 以上的输入频率进行直接采样。在双通道下，ADC08DJ3200 的最大采样率为 3200MSPS，单通道模式下的最大采样率为 6400MSPS。通道数（双通道模式）和奎斯特带宽（单通道模式）的可编程交换功能可用于开发灵活的硬件，以满足高通道数或宽瞬时信号带宽 应用的需求。8.0GHz 的全功率输入带宽 (-3dB)，可用频率在双通道和单通道模式下均超过 -3dB，可对频率捷变系统的 L、S、C 和 X 频带进行直接射频采样。
ADC08DJ3200 采用具有多达 16 个串行通道和子类 1 兼容性的高速 JESD204B 输出接口，可实现确定性延迟和多器件同步。串行输出通道支持高达 12.8Gbps 的速率，并可配置交换位速率和通道数。 速率为 5GSPS 时，总共只需运行 4 个速率为 12.5Gbps 的通道，也可使用 16 个通道将通道速率降低至 3.125Gbps。 创新同步 具有无噪声孔径延迟 (TAD) 调节和 SYSREF 窗口等创新的同步特性，简化了相控阵雷达和 MIMO 通信的系统设计。
技术文档
| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | ADC08DJ3200 6.4GSPS 单通道或 3.2GSPS 双通道 8 位射频采样模数转换器 (ADC) 数据表 (Rev. A) | PDF | HTML | 英语版 (Rev.A) | PDF | HTML | 2020-6-16 |
| 应用手册 | 比较有源和无源高速/射频模数转换器前端 | PDF | HTML | 英语版 | PDF | HTML | 2025-4-22 | |
| 应用手册 | 高速射频 ADC 转换器前端架构评估 | PDF | HTML | 英语版 | PDF | HTML | 2025-4-4 | |
| 应用手册 | Intel Stratix 10 GX 16-Lane RX JESD204B-ADC12DJ3200 Interoperability Reference Design | 2018-5-30 |
设计与开发
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ADC08DJ3200EVM — ADC08DJ3200 8 位双通道 3.2GSPS 或单通道 6.4GSPS 射频采样 ADC 评估模块
TI204C-IP — Request for JESD204 rapid design IP
JESD204 快速设计 IP 旨在为 FPGA 工程师提供一条快速通往运行中的 JESD204 系统的路径。该 IP 经过特别设计，可将下游数字处理和其他应用逻辑与 JESD204 协议的大多数性能和时序关键型限制因素隔离开。该 IP 将帮助设计人员节省固件开发时间并简化 FPGA 集成。
当您使用 TI 的高速数据转换器时，可免专利费使用 JESD204 快速设计 IP。TI 将协助用户配置初始链路，对其进行定制，以便在特定 FPGA 平台和 TI 数据转换器 JMODE 之间使用。在对该 IP 进行测试并确定其可以用于部署工作之后，TI 将会通过安全的下载链接提供该 IP。
JESD204 (...)
SLAC745 — ADC12DJxx00 GUI
FREQ-DDC-FILTER-CALC — RF-Sampling Frequency Planner, Analog Filter, and DDC Excel Calculator
此 Excel 计算器为系统设计人员提供了一种方法，用于简化直接射频采样接收器的设计和调试过程。它提供三种功能：频率规划、模拟滤波和抽取滤波器杂散位置。
在概念阶段，频率规划工具可微调 ADC 采样率和输入频率位置，以便在出现阻塞事件时优化无杂散动态范围 (SFDR)。一些设计在这两个方面都很灵活；其他设计（例如 L 波段接收器或无线基础设施基站）处理固定频段，只提供采样率调优。
外部射频滤波器响应很大程度上取决于系统 SFDR 目标和 ADC 本身的 SFDR 性能；模拟滤波器工具可在设计阶段提供相关帮助。
在系统启动期间，如果快速傅里叶变换 (FFT) (...)
TIDA-01021 — 适用于 DSO、雷达和 5G 无线测试器的多通道 JESD204B 15GHz 时钟参考设计
TIDA-01022 — 适用于 DSO、雷达和 5G 无线测试系统的灵活 3.2GSPS 多通道 AFE 参考设计
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| FCCSP (AAV) | 144 | Ultra Librarian |
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