ZHDZ012G December 2020 – June 2026 DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4VM , TDA4VM-Q1
PCIe：2-L SerDes PCIe 参考时钟输出可能超过 5.0 GT/s 数据速率 RMS 抖动限制
在输出模式下运行 2-L SerDes PCIe 参考时钟时，时钟的 RMS 抖动可能超过 5.0 GT/s 数据速率的 PCIe 规范限制。
选项 1：
在派生 Refclk 模式（而非接收 Refclk 模式）下配置参考时钟输出，并按如下方式对 PLL 配置寄存器进行编程：
内部 SSC 模式无需更改 PLL 配置。
对于无 SSC 模式，应写入以下寄存器以更改 PLL 配置：
选项 2：
请勿以 5.0 GT/s 的数据速率运行 PCIe 接口。
选项 3：
使用外部时钟源为链路的根复合体和终点器件提供 PCIe 参考时钟。
内部说明：
测量 Refclk 输出时，应将 SerDes 配置为 A2 状态，以使 TX/RX 断电。这与应用于外部 Refclk 发生器的测试方法一致。