3 漏极开路输出的时序

漏极开路输出依赖外部上拉电阻器将输出电压拉至高电平。因此，输出上升时间取决于上拉电阻器的值和负载电容，包括引脚电容和寄生电容。上拉电阻器和负载电容的这种组合具有典型电阻电容器 (RC) 电路的所有特性行为。

例如，本节所述的设置（见图 3-1）采用了基本缓冲器配置，如图 3-2 所示。

该输出信号是 RC 电路的一部分，当输出信号从低电平切换到高电平时，电压的变化由以下公式决定：

RC 电路的 10% 至 90% 上升时间为：

在这种情况下，V_s 是来自上拉电阻器的 1.8V 电源，V_C 是 C 两端的电压。

方程式 1 展示了漏极开路器件的上升时间取决于上拉电阻器，因为在许多应用中负载电容并不容易更改。这意味着，为特定应用选择合适的电阻值非常重要。根据欧姆定律，较大的电阻器可降低电流，从而降低功耗。但是，较大的电阻也会增加输出信号的上升时间。

欧姆定律还决定了可使用的上拉电阻的最小值，进而决定了最短上升时间。该公式为：

每个漏极开路器件都定义了最大低电平输出电流 I_OL，这可用于计算在高电流可能损坏器件之前允许的最小电阻值。继续以 TPLD2001 示例为例，I_OL 有两个选项。本例中，选择 I_OL = 20mA，V_out = 1.8V。此选择使得 R_pullup,min = 90Ω。该电阻器可实现快速上升时间，但也会消耗大量功率。选择 90Ω 电阻器而不是 9kΩ 电阻器意味着上升时间缩短 100 倍，但功耗增加 10,000 倍。是否将这一结果视为合理的权衡取决于设计要求。

尽管漏极开路输出的上升时间取决于上拉电阻器的大小，下降时间则不然。漏极开路器件被动地将输出释放为高电平，但该器件主动将输出拉至低电平。该结果产生了漏极开路输出器件的不对称上升和下降时间。

图 3-3 和图 3-4 中的波形显示了图 3-1 中所示测试设置的输入和输出。该设置包括一个配置为具有低电压输入的简单缓冲器的 TPLD2001 电阻器（如图 3-2 所示），即使 TPLD 由 3.3V 电源导轨供电，也支持 1.8V 逻辑。请注意，TPLD 也可以直接由 1.8V 供电。标记为次级输出 的输出配置为推挽输出。上拉电阻器为 10kΩ。在 50kHz 时，这个较大的上拉电阻器的影响变得很明显；而在 1MHz 时，输出信号的缓慢上升时间开始影响次级输出 信号的占空比。尽管 TPLD2001 电阻器在推挽模式下可从任何输出引脚输出高达 8MHz 的频率；电阻器的漏极开路模式输出的输出速度仍由 RC 时间常数决定。因此，漏极开路输出很少适用于高速应用。

有关如何选择上拉电阻器的更多信息，请参阅为漏极开路输出选择合适的上拉/下拉电阻器。