ZHCZ048A July   2025  – October 2025 F28E120SB , F28E120SC

 

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  2.   TMS320F28003x 实时 MCU 器件勘误表器件修订版本 0
  3. 1使用说明和公告模型
    1. 1.1 使用说明汇总表
    2. 1.2 公告汇总表
  4. 2命名规则、封装编号法和修订版本标识
    1. 2.1 器件和开发支持工具命名规则
    2. 2.2 支持的器件
    3. 2.3 封装编号法和修订版本标识
  5. 3器件修订版本 0 使用说明和公告
    1. 3.1 器件修订版本 0 使用说明
      1. 3.1.1 PIE：背对背 PIEACK 写入和手动 CPU 中断屏蔽清除之后的伪波嵌套中断
      2. 3.1.2 将嵌套中断与重复块一起使用时的注意事项
      3. 3.1.3 安全性：主要的防御层是构建芯片安全边界，从启用 JTAGLOCK 和零引脚引导至闪存功能开始
    2. 3.2 器件修订版本 0 公告
      1.      公告
      2.      公告
      3.      公告
      4.      公告
      5.      公告
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      7. 3.2.1 公告
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  6. 4文档支持
  7. 5商标
  8. 6修订历史记录

公告

PLL：第一次尝试锁定时，PLL 可能无法按预期锁定

受影响版本

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详细信息

第一次尝试锁定时，PLL 可能无法正确锁定。PLLSTS[LOCKS] 位被置位，但 PLL 锁定在意外且随机的频率。在随后禁用并重新启用 PLL 时，可能会再次出现 PLL 锁定问题。

如果 SYSPLL 未正确锁定并被选择作为 CPU 时钟源，则由于锁定的频率不明确，CPU 将出现异常行为。

这一瞬态问题的发生率很低。禁用并重新启用 PLL 时，可能会在系统中观察到该问题。权变措施是进行重试，直到 PLL 锁定在正确的频率。

应变方法

TI 建议连续重试 PLL 锁定序列，直到 PLL 处于锁定状态并经 DCC 验证在预期频率下工作。

锁定序列为：禁用 PLL、启动 PLL、等待将 LOCKS 位置位，以及使用双时钟比较器 (DCC) 验证 PLL 频率。观察到 PLL 在正确的频率下运行后，可以选择它作为 CPU 时钟源。

TI 建议在 C2000Ware v6.00.01 或更高版本中使用 SysCtl_setClock() 函数，该函数还包括此权变措施的实现，以重试并将 PLL 时钟设置为用户定义的限值。

有关 DCC 用法的详细信息，请参见 C2000Ware SysCtl_IsPLLValid() 函数。如果器件无法正常工作，也可以由监控器在系统级别复位该器件，从而应用该权变措施。