ZHCUBT8 February   2024 ADS127L18

 

  1.   1
  2.   说明
  3.   开始使用
  4.   特性
  5.   应用
  6.   6
  7. 1评估模块概述
    1. 1.1 引言
    2. 1.2 套件内容
    3. 1.3 规格
    4. 1.4 器件信息
  8. 2硬件
    1. 2.1  EVM 模拟输入选项
    2. 2.2  电源要求
    3. 2.3  ADC 连接和去耦
    4. 2.4  模数转换器 (ADC) 输入放大器
    5. 2.5  VCOM 缓冲器
    6. 2.6  电压基准
    7. 2.7  基准缓冲器
    8. 2.8  时钟树
    9. 2.9  串行接口
    10. 2.10 EEPROM
    11. 2.11 电源
    12. 2.12 低压降稳压器 (LDO)
  9. 3软件
    1. 3.1 软件说明
    2. 3.2 ADS127L18 EVM 软件安装
  10. 4实现结果
    1. 4.1 EVM 操作
      1. 4.1.1 评估设置
      2. 4.1.2 可选 EVM 连接
      3. 4.1.3 EVM 寄存器设置
      4. 4.1.4 ADC 采集设置
        1. 4.1.4.1 ADC 配置
        2. 4.1.4.2 时钟配置
        3. 4.1.4.3 SPI 和数据端口配置
        4. 4.1.4.4 滤波器配置
        5. 4.1.4.5 通道配置
      5. 4.1.5 时域显示
      6. 4.1.6 频谱分析显示
      7. 4.1.7 直方图分析显示
  11. 5硬件设计文件
    1. 5.1 原理图
    2. 5.2 PCB 布局
    3. 5.3 物料清单 (BOM)
  12. 6其他信息
    1. 6.1 商标
  13. 7相关文档
    1. 7.1 补充内容

2.9 串行接口

图 3-9 展示了 ADS127L18EVM 和 PHI 之间的数字连接。ADS127L18 ADC 在模式 1（CPOL = 0，CPHA = 1）中使用 SPI 串行通信来配置内部寄存器，并使用帧同步数据端口来传输转换数据。由于串行时钟 (SCLK) 频率和数据时钟 (DCLK) 频率可高达 32.768MHz，ADS127L18EVM 在数字信号之间提供 10Ω 电阻来帮助实现信号完整性。通常，在高速 SPI 和帧同步通信中，快速信号边沿会导致过冲；这些 10Ω 电阻会减慢信号边沿速率，从而更大限度减少信号过冲。接头 J3、J4 和 J5 提供测试点来测量数字信号或将 ADS127L18EVM 连接到 FPGA 开发板。

警告： 接头 J3、J4 和 J5 上数字信号的最大工作电压电平为 1.95V。超过此电压电平或在 ADS127L18EVM 上电之前施加数字信号可能会对 ADS127L18 造成永久损坏。
ADS127L18EVM-PDK 与 PHI 和测试点上数字信号的连接图 2-9 与 PHI 和测试点上数字信号的连接