ZHCU933B April   2022  – August 2025

 

  1.   1
  2.   说明
  3.   特性
  4.   4
  5. 1评估模块概述
    1. 1.1 简介
    2. 1.2 套件内容
    3. 1.3 规格
    4. 1.4 器件信息
    5. 1.5 快速入门指南
  6. 2硬件
    1. 2.1 ADC 模拟输入信号路径
    2. 2.2 ADC 连接和去耦
    3. 2.3 电源
    4. 2.4 ADC 输入时钟 (CLK) 选项
    5. 2.5 数模转换器 (DAC)
    6. 2.6 数字接口
    7. 2.7 连接到 PHI
    8. 2.8 数字接头
  7. 3软件安装
  8. 4EVM 配置和 GUI 操作
    1. 4.1 EVM 配置
    2. 4.2 GUI 操作
      1. 4.2.1 用于 ADC 控制的 EVM GUI 全局设置
      2. 4.2.2 寄存器映射配置工具
      3. 4.2.3 时域显示工具
      4. 4.2.4 频谱分析工具
      5. 4.2.5 直方图工具
      6. 4.2.6 DAC 配置工具
  9. 5硬件设计文件
    1. 5.1 原理图
    2. 5.2 PCB 布局
    3. 5.3 物料清单
  10. 6其他信息
    1. 6.1 商标
  11. 7参考资料
  12. 8修订历史记录

2.4 ADC 输入时钟 (CLK) 选项

主 ADC 时钟信号 (CLK) 以两种方式之一生成 ADS1285 调制器时钟 (fMOD)：

  • 晶体振荡器和配套的时钟分频器能够针对 ADC 的整个运行范围提供可选频率。
    • 板载晶体振荡器 (Y1) 提供标称 8.192MHz 的时钟频率（默认值）
    • 分频器 (U6) 将频率降至 4.096MHz
    • 用户可使用 J8 在这些频率之间进行选择，并使用分流器将频率直接发送到 CLK
  • 当分流器未从晶体振荡器中选择频率时，可以向超小型 A 版 (SMA) 连接器 (J5) 或者向 J7 的引脚 4 或 2 提供外部主时钟。
    • 在这种情况下，分流器不得覆盖 J7，这样 CLK 就能连接到任何晶体振荡器信号
    • 请务必查看数据表中的有效 CLKIN 输入频率
注： 所有时钟源都被返回到 PHI 连接器 (J6)，使得 SCLK 与 CLK 同步。

图 2-6 显示了时钟源的原理图。

ADS1285EVM-PDK CLK 源（原理图）图 2-6 CLK 源（原理图）