ZHCSVA6D February   2010  – July 2025 CDCE937-Q1 , CDCEL937-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较表
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序要求
    7. 6.7 典型特性
  8. 7 参数测量信息
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 控制终端设置
      2. 8.3.2 默认器件设置
    4. 8.4 器件功能模式
      1. 8.4.1 SDA 和 SCL 串行接口
    5. 8.5 编程
      1. 8.5.1 数据协议
      2. 8.5.2 命令代码定义
      3. 8.5.3 一般编程序列
      4. 8.5.4 字节写入编程序列
      5. 8.5.5 字节读取编程序列
      6. 8.5.6 块写入编程序列
      7. 8.5.7 块读取编程序列
      8. 8.5.8 针对 SDA 和 SCL 串行控制接口的时序图
      9. 8.5.9 SDA 和 SCL 硬件接口
  10. 9 寄存器映射
    1. 9.1 SDA 和 SCL 配置寄存器
  11. 10应用和实施
    1. 10.1 应用信息
    2. 10.2 典型应用
      1. 10.2.1 设计要求
      2. 10.2.2 详细设计过程
        1. 10.2.2.1 展频时钟 (SSC)
        2. 10.2.2.2 PLL 频率规划
        3. 10.2.2.3 晶体振荡器启动
        4. 10.2.2.4 通过晶体振荡器上拉下拉进行频率调节
        5. 10.2.2.5 未使用的输入和输出
        6. 10.2.2.6 在 XO 和 VCXO 模式之间切换
      3. 10.2.3 应用曲线
    3. 10.3 电源相关建议
    4. 10.4 布局
      1. 10.4.1 布局指南
      2. 10.4.2 布局示例
  12. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档
    2. 11.2 接收文档更新通知
    3. 11.3 支持资源
    4. 11.4 商标
    5. 11.5 静电放电警告
    6. 11.6 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

6.6 时序要求

在建议电源电压、负载和工作环境温度范围内测得（请参阅图 8-7）
最小值 标称值 最大值 单位
CLK_IN
fCLK LVCMOS 时钟输入频率 PLL 旁路模式 0 160 MHz
PLL 模式 8 160
tr/tf 上升和下降时间 CLK 信号（20% 至 80%） 3 ns
dutyCLK VDD/2 处的占空比 CLK 40% 60%
SDA 和 SCL
fSCL SCL 时钟频率 标准模式 0 100 kHz
快速模式 0 400
tsu(START) 启动建立时间（在 SDA 变为低电平之前 SCL 保持高电平） 标准模式 4.7 µs
快速模式 0.6
th(START) 启动保持时间（在 SDA 变为低电平之后 SCL 保持低电平） 标准模式 4 µs
快速模式 0.6
tw(SCLL) SCL 低电平脉冲持续时间 标准模式 4.7 µs
快速模式 1.3
tw(SCLH) SCL 高电平脉冲持续时间 标准模式 4 µs
快速模式 0.6
th(SDA) SDA 保持时间（在 SCL 变为低电平之后 SDA 保持有效） 标准模式 0 3.45 µs
快速模式 0 0.9
tsu(SDA) SDA 设置时间 标准模式 250 ns
快速模式 100
tr SCL/SDA 输入上升时间 标准模式 1000 ns
快速模式 300
tf SCL/SDA 输入下降时间，标准模式和快速模式 300 ns
tsu(STOP) STOP 设置时间 标准模式 4 µs
快速模式 0.6
tBUS STOP 与 START 条件之间的总线空闲时间 标准模式 4.7 µs
快速模式 1.3