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ZHCSVA6D February 2010 – July 2025 CDCE937-Q1 , CDCEL937-Q1

PRODUCTION DATA

6.5 电气特性

在建议工作环境温度范围内测得（除非另有说明）

参数		测试条件		最小值	典型值⁽¹⁾	最大值	单位
I_DD	电源电流（请参阅图 6-1）	所有输出均关闭，f_(CLK) = 27MHz， f_(VCO) = 135MHz	所有 PLLS 均打开		29		mA
I_DD	电源电流（请参阅图 6-1）	所有输出均关闭，f_(CLK) = 27MHz， f_(VCO) = 135MHz	按照 PLL		9		mA
I_DDOUT	输出电源电流（请参阅图 6-2）	无负载、所有输出打开， f_OUT = 27MHz	CDCE937， V_DDOUT = 3.3V		3.1		mA
I_DDOUT	输出电源电流（请参阅图 6-2）	无负载、所有输出打开， f_OUT = 27MHz	CDCEL937， V_DDOUT = 1.8V		1.5		mA
I_DD(PD)	关断电流	每个电路均断电（SDA 和 SCL 除外）， f_IN = 0MHz，V_DD = 1.9V			50		µA
V_(PUC)	给控制电路加电的电源电压 Vdd 阈值			0.85		1.45	V
f_(VCO)	PLL 的 VCO 频率范围			80		230	MHz
f_OUT	LVCMOS 输出频率	Vddout = 3.3V		230			MHz
f_OUT	LVCMOS 输出频率	Vddout = 1.8V		230			MHz
LVCMOS 参数
V_IK	LVCMOS 输入电压	V_DD = 1.7V，I_I = –18mA				-1.2	V
I_I	LVCMOS 输入电流	VI = 0V 或 V_DD，V_DD = 1.9V				±5	µA
I_IH	S0/S1/S2 的 LVCMOS 输入电流	V_I = V_DD，V_DD = 1.9V				5	µA
I_IL	S0/S1/S2 的 LVCMOS 输入电流	V_I = 0V，V_DD = 1.9V				-6	µA
C_I	Xin/Clk 处的输入电容	V_I(Clk) = 0V 或 V_DD			6		pF
	Xout 处的输入电容	V_I(Xout) = 0V 或 V_DD			2
	S0/S1/S2 处的输入电容	V_IS = 0V 或 V_DD			3
LVCMOS 参数，Vddout = 3.3V (CDCE937)
V_OH	LVCMOS 高电平输出电压	Vddout = 3V，I_OH = –0.1mA		2.9			V
		Vddout = 3V，I_OH = –8mA		2.4
		Vddout = 3V，I_OH = –12mA		2.2
V_OL	LVCMOS 低电平输出电压	Vddout = 3V，I_OL = 0.1mA				0.1	V
		Vddout = 3V，I_OL = 8mA				0.5
		Vddout = 3V，I_OL = 12mA				0.8
t_PLH、t_PHL	传播延迟	所有 PLL 旁路			3.2		ns
t_r/t_f	上升和下降时间	Vddout = 3.3V (20%–80%)			0.6		ns
t_jit(cc)	周期间抖动⁽²⁾⁽³⁾	1 个 PLL 开关，Y2 至 Y3			60	90	ps
t_jit(cc)	周期间抖动⁽²⁾⁽³⁾	3 个 PLL 开关，Y2 至 Y7			100	150	ps
t_jit(per)	峰值间周期抖动⁽³⁾	1 个 PLL 开关，Y2 至 Y3			70	100	ps
t_jit(per)	峰值间周期抖动⁽³⁾	3 个 PLL 开关，Y2 至 Y7			120	180	ps
t_sk(o)	输出偏斜（请参阅表 8-2）⁽⁴⁾	f_OUT = 50MHz；Y1 至 Y3				60	ps
t_sk(o)	输出偏斜（请参阅表 8-2）⁽⁴⁾	f_OUT = 50MHz；Y2 至 Y5				160	ps
odc	输出占空比⁽⁵⁾	f_VCO = 100MHz，Pdiv = 1		45%		55%
LVCMOS 参数，Vddout = 2.5V (CDCE937)
V_OH	LVCMOS 高电平输出电压	Vddout = 2.3V，I_OH = –0.1mA		2.2			V
		Vddout = 2.3V，I_OH = –6mA		1.7
		Vddout = 2.3V，I_OH = –10mA		1.6
V_OL	LVCMOS 低电平输出电压	Vddout = 2.3V，I_OL = 0.1mA				0.1	V
		Vddout = 2.3V，I_OL = 6mA				0.5
		Vddout = 2.3V，I_OL = 10mA				0.7
t_PLH、t_PHL	传播延迟	所有 PLL 旁路			3.4		ns
t_r/t_f	上升和下降时间	Vddout = 2.5V (20%–80%)			0.8		ns
t_jit(cc)	周期间抖动⁽²⁾⁽³⁾	1 个 PLL 开关，Y2 至 Y3			60	90	ps
t_jit(cc)	周期间抖动⁽²⁾⁽³⁾	3 个 PLL 开关，Y2 至 Y7			100	150	ps
t_jit(per)	峰值间周期抖动⁽⁴⁾	1 个 PLL 开关，Y2 至 Y3			70	100	ps
t_jit(per)	峰值间周期抖动⁽⁴⁾	3 个 PLL 开关，Y2 至 Y7			120	180	ps
t_sk(o)	输出偏斜（请参阅表 8-2）⁽⁴⁾	f_OUT = 50MHz；Y1 至 Y3				60	ps
t_sk(o)	输出偏斜（请参阅表 8-2）⁽⁴⁾	f_OUT = 50MHz；Y2 至 Y5				160	ps
odc	输出占空比⁽⁵⁾	f_(VCO) = 100MHz，Pdiv = 1		45%		55%
LVCMOS 参数，Vddout = 1.8V (CDCEL937)
V_OH	LVCMOS 高电平输出电压	Vddout = 1.7V，I_OH = –0.1mA		1.6			V
		Vddout = 1.7V，I_OH = –4mA		1.4
		Vddout = 1.7V，I_OH = –8mA		1.1
V_OL	LVCMOS 低电平输出电压	Vddout = 1.7V，I_OL = 0.1mA				0.1	V
		Vddout = 1.7V，I_OL = 4mA				0.3
		Vddout = 1.7V，I_OL = 8mA				0.6
t_PLH、t_PHL	传播延迟	所有 PLL 旁路			2.6		ns
t_r/t_f	上升和下降时间	Vddout = 1.8V (20%–80%)			0.7		ns
t_jit(cc)	周期间抖动⁽²⁾⁽³⁾	1 个 PLL 开关，Y2 至 Y3			70	120	ps
t_jit(cc)	周期间抖动⁽²⁾⁽³⁾	3 个 PLL 开关，Y2 至 Y7			100	150	ps
t_jit(per)	峰值间周期抖动⁽³⁾	1 个 PLL 开关，Y2 至 Y3			90	140	ps
t_jit(per)	峰值间周期抖动⁽³⁾	3 个 PLL 开关，Y2 至 Y7			120	190
t_sk(o)	输出偏斜（请参阅表 8-2）⁽⁴⁾	f_OUT = 50MHz；Y1 至 Y3				60	ps
t_sk(o)	输出偏斜（请参阅表 8-2）⁽⁴⁾	f_OUT = 50MHz；Y2 至 Y5				160	ps
odc	输出占空比⁽⁵⁾	f_(VCO) = 100MHz，Pdiv = 1		45%		55%
SDA 和 SCL 参数
V_IK	SCL 和 SDA 输入钳位电压	V_DD = 1.7V，I_I = –18mA				-1.2	V
I_IH	SCL 和 SDA 输入电流	V_I = V_DD，V_DD = 1.9V				±10	µA
V_IH	SDA 和 SCL 输入高电压⁽⁶⁾			0.7 × V_DD			V
V_IL	SDA 和 SCL 输入低电压⁽⁶⁾					0.3 × V_DD	V
V_OL	SDA 低电平输出电压	I_OL = 3mA，V_DD = 1.7V				0.2 × V_DD	V
C_I	SCL/SDA 输入电容	V_I = 0V 或 V_DD			3	10	pF
EEPROM
EEcyc	EEPROM 的编程周期			1000			周期
EEret	数据保存时间			10			年

(1) 所有典型值均在各自的额定 V_DD 下取得。

(2) 10000 个周期。

(3) 抖动取决于配置。数据在以下条件下取得：1 个 PLL：f_IN = 27MHz、Y2/3 = 27MHz、（在 Y2 处测量），3 个 PLL：f_IN = 27MHz、Y2/3 = 27MHz（在 Y2 处测量），Y4/5 = 16.384MHz、Y6/7 = 74.25MHz

(4) tsk(o) 规格仅在各输出组负载相同且输出源自同一个分频器时有效；在上升沿 (tr) 采集数据。

(5) odc 取决于输出上升和下降时间 (t_r/t_f)。

(6) SDA 和 SCL 可耐受 3.3V。