ZHCSJ15C November   2018  – March 2025 ADC12DJ3200QML-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性：直流规格
    6. 5.6  电气特性：功耗
    7. 5.7  电气特性：交流规格（双通道模式）
    8. 5.8  电气特性：交流规格（单通道模式）
    9. 5.9  时序要求
    10. 5.10 开关特性
    11. 5.11 时序图
    12. 5.12 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 模拟输入
        1. 6.3.1.1 模拟输入保护
        2. 6.3.1.2 满量程电压 (VFS) 调整
        3. 6.3.1.3 模拟输入失调电压调整
      2. 6.3.2 ADC 内核
        1. 6.3.2.1 ADC 工作原理
        2. 6.3.2.2 ADC 内核校准
        3. 6.3.2.3 ADC 超范围检测
        4. 6.3.2.4 误码率 (CER)
      3. 6.3.3 时间戳
      4. 6.3.4 时钟
        1. 6.3.4.1 无噪声孔径延迟调节（tAD 调节）
        2. 6.3.4.2 孔径延迟斜坡控制 (TAD_RAMP)
        3. 6.3.4.3 用于多器件同步和确定性延迟的 SYSREF 采集
          1. 6.3.4.3.1 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
          2. 6.3.4.3.2 自动 SYSREF 校准
      5. 6.3.5 数字下变频器（仅限双通道模式）
        1. 6.3.5.1 数控振荡器和复频混频器
          1. 6.3.5.1.1 NCO 快速跳频 (FFH)
          2. 6.3.5.1.2 NCO 选择
          3. 6.3.5.1.3 基本 NCO 频率设置模式
          4. 6.3.5.1.4 合理 NCO 频率设置模式
          5. 6.3.5.1.5 NCO 相位偏移设置
          6. 6.3.5.1.6 NCO 相位同步
        2. 6.3.5.2 抽取滤波器
        3. 6.3.5.3 输出数据格式
        4. 6.3.5.4 抽取设置
          1. 6.3.5.4.1 抽取因子
          2. 6.3.5.4.2 DDC 增益提升
      6. 6.3.6 JESD204B 接口
        1. 6.3.6.1 传输层
        2. 6.3.6.2 扰频器
        3. 6.3.6.3 链路层
          1. 6.3.6.3.1 代码组同步 (CGS)
          2. 6.3.6.3.2 初始通道对齐序列 (ILAS)
          3. 6.3.6.3.3 8b、10b 编码
          4. 6.3.6.3.4 帧和多帧监控
        4. 6.3.6.4 物理层
          1. 6.3.6.4.1 串行器/解串器预加重功能
        5. 6.3.6.5 JESD204B 启用
        6. 6.3.6.6 多器件同步和确定性延迟
        7. 6.3.6.7 在子类 0 系统中运行
      7. 6.3.7 报警监控
        1. 6.3.7.1 NCO 翻转检测
        2. 6.3.7.2 时钟翻转检测
      8. 6.3.8 温度监测二极管
      9. 6.3.9 模拟基准电压
    4. 6.4 器件功能模式
      1. 6.4.1 双通道模式
      2. 6.4.2 单通道模式（DES 模式）
      3. 6.4.3 JESD204B 模式
        1. 6.4.3.1 JESD204B 输出数据格式
        2. 6.4.3.2 双 DDC 和冗余数据模式
      4. 6.4.4 断电模式
      5. 6.4.5 测试模式
        1. 6.4.5.1 串行器测试模式详细信息
        2. 6.4.5.2 PRBS 测试模式
        3. 6.4.5.3 斜坡测试模式
        4. 6.4.5.4 近程和远程传输测试模式
          1. 6.4.5.4.1 近程传输测试模式
          2. 6.4.5.4.2 远程传输测试模式
        5. 6.4.5.5 D21.5 测试模式
        6. 6.4.5.6 K28.5 测试模式
        7. 6.4.5.7 重复 ILA 测试模式
        8. 6.4.5.8 修改的 RPAT 测试模式
      6. 6.4.6 校准模式和修整
        1. 6.4.6.1 前台校准模式
        2. 6.4.6.2 后台校准模式
        3. 6.4.6.3 低功耗后台校准 (LPBG) 模式
      7. 6.4.7 偏移校准
      8. 6.4.8 修整
      9. 6.4.9 偏移滤波
    5. 6.5 编程
      1. 6.5.1 使用串行接口
        1. 6.5.1.1 SCS
        2. 6.5.1.2 SCLK
        3. 6.5.1.3 SDI
        4. 6.5.1.4 SDO
        5. 6.5.1.5 流模式
    6. 6.6 寄存器映射
      1. 6.6.1 寄存器说明
      2. 6.6.2 SYSREF 校准寄存器（0x2B0 至 0x2BF）
      3. 6.6.3 警报寄存器 (0x2C0至0x2C2)
  8. 7 应用信息免责声明
    1. 7.1 应用信息
      1. 7.1.1 模拟输入
      2. 7.1.2 模拟输入带宽
      3. 7.1.3 时钟
      4. 7.1.4 辐射环境建议
        1. 7.1.4.1 单粒子闩锁 (SEL)
        2. 7.1.4.2 单粒子功能中断 (SEFI)
        3. 7.1.4.3 单粒子翻转 (SEU)
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
        1. 7.2.2.1 射频输入信号路径
        2. 7.2.2.2 计算交流耦合电容的值
      3. 7.2.3 应用曲线
    3. 7.3 初始化设置
    4.     电源相关建议
      1. 7.4.1 电源时序
    5. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 器件支持
      1. 8.1.1 开发支持
    2. 8.2 文档支持
      1. 8.2.1 相关文档
    3. 8.3 第三方产品免责声明
    4. 8.4 接收文档更新通知
    5. 8.5 支持资源
    6. 8.6 商标
    7. 8.7 静电放电警告
    8. 8.8 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

4 引脚配置和功能

ADC12DJ3200QML-SP ZMX (CGLA) 和 NWE (CCGA) 封装196 焊盘倒装芯片陶瓷 LGA（顶视图）图 4-1 ZMX (CGLA) 和 NWE (CCGA) 封装
196 焊盘倒装芯片陶瓷 LGA（顶视图）
表 4-1 引脚功能
引脚 类型 说明
名称 编号
AGND(1) A1、A3、A6、B1、B3、B4、B6、B6、C6、C7、D4、D5、D6、D7、E4、E5、E6、E7、F1、F4、F5、F6、F7、G2、G4、G5、G6、G7、H2、H4、H5、H6、H7、J1、J4、J5、J6、J7、K4、K5、K6、K7、L4、L5、L6、L7、M6、M7、N1、N3、N4、N5、N6、P1、P3、P6 — 模拟电源接地。AGND 和 DGND 应直接连接到电路板上。
BG A2 O 带隙电压输出。此引脚能够拉取 100μA，并可驱动高达 80pF 的负载。有关更多详细信息，请参阅模拟基准电压 部分。该引脚可以在不使用时保持断开。
CALSTAT B9 O 前台校准状态输出或器件警报输出。功能通过 CAL_STATUS_SEL 进行编程。该引脚可以在不使用时保持断开。
CALTRIG A9 I 前台校准触发器输入。只有在 CAL_TRIG_EN 中选择硬件校准触发时才使用此引脚，否则将使用 CAL_SOFT_TRIG 执行软件触发。该引脚可以在不使用时连接到 GND。
CLK+ G1 I 器件（采样）时钟正输入。时钟信号必须与该输入交流耦合。在单通道模式下，在上升沿和下降沿对模拟输入信号进行采样。在双通道模式下，在上升沿对模拟信号进行采样。该差分输入具有内部 100Ω 差分终端，并且自偏置为理想输入共模电压。
CLK– H1 I 器件（采样）时钟负输入。必须为 AC 耦合。
DA0+ E14 O 用于通道 A、通道 0 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA0– F14 O 用于通道 A、通道 0 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA1+ C14 O 用于通道 A、通道 1 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA1– D14 O 用于通道 A、通道 1 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA2+ A12 O 用于通道 A、通道 2 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA2– A13 O 用于通道 A、通道 2 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA3+ A10 O 用于通道 A、通道 3 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA3– A11 O 用于通道 A、通道 3 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA4+ E13 O 用于通道 A、通道 4 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA4– F13 O 用于通道 A、通道 4 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA5+ C13 O 用于通道 A、通道 5 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA5– D13 O 用于通道 A、通道 5 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA6+ B12 O 用于通道 A、通道 6 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA6– B13 O 用于通道 A、通道 6 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA7+ B10 O 用于通道 A、通道 7 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DA7– B11 O 用于通道 A、通道 7 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB0+ K14 O 用于通道 B、通道 0 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB0– J14 O 用于通道 B、通道 0 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB1+ M14 O 用于通道 B、通道 1 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB1– L14 O 用于通道 B、通道 1 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB2+ P12 O 用于通道 B、通道 2 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB2– P13 O 用于通道 B、通道 2 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB3+ P10 O 用于通道 B、通道 3 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB3– P11 O 用于通道 B、通道 3 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB4+ K13 O 用于通道 B、通道 4 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB4– J13 O 用于通道 B、通道 4 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB5+ M13 O 用于通道 B、通道 5 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB5– L13 O 用于通道 B、通道 5 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB6+ N12 O 用于通道 B、通道 6 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB6– N13 O 用于通道 B、通道 6 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB7+ N10 O 用于通道 B、通道 7 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DB7– N11 O 用于通道 B、通道 7 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
DGND A14、B14、C8、C9、D8、D9、D10、D11、E8、E9、E10、E11、F8、F9、F10、F11、G8、G9、G10、G11、H8、H9、H10、H11、J8、J9、J10、J11、K8、K9、K10、K11、L8、L9、L10、L11、M8、M9、N9、N14、P14 — 数字电源接地。AGND 和 DGND 应直接连接到电路板上。
INA+ A4 I 通道 A 模拟输入正连接。差分满量程输入范围由满量程电压调整寄存器决定。输入共模电压应设置为 AGND。该输入通过 50Ω 终端电阻器端接至接地。由于具有优化的性能，建议在单通道模式下使用 INA。该引脚可以在不使用时保持断开。
INA- A5 I 通道 A 模拟输入负连接。该输入通过 50Ω 终端电阻器端接至接地。由于具有优化的性能，建议在单通道模式下使用 INA。该引脚可以在不使用时保持断开。
INB+ P4 I 通道 B 模拟输入正连接。差分满量程输入范围由满量程电压调整寄存器决定。输入共模电压应设置为 AGND。该输入通过 50Ω 终端电阻器端接至接地。该引脚可以在不使用时保持断开。
INB– P5 I 通道 B 模拟输入负连接。该输入通过 50Ω 终端电阻器端接至接地。该引脚可以在不使用时保持断开。
NCOA0 A7 I NCO 累加器选择控制 DDC A 的 LSB。NCOA0 和 NCOA1 选择将四个可用 NCO 中的哪一个 NCO 用于数字混合。其余未选择的 NCO 继续运行以保持相位一致性，可以通过更改 NCOA0 和 NCOA1 的值来交换。这是一个异步输入。该引脚可以在不使用时连接到 GND。
NCOA1 B7 I NCO 累加器选择控制 DDC A 的 MSB。如果不使用该引脚，则应将其连接到 GND。
NCOB0 P7 I NCO 累加器选择控制 DDC B 的 LSB。NCOB0 和 NCOB1 选择将四个可用 NCO 中的哪一个 NCO 用于数字混合。其余未选择的 NCO 继续运行以保持相位一致性，可以通过更改 NCOB0 和 NCOB1 的值来交换。这是一个异步输入。该引脚可以在不使用时连接到 GND。
NCOB1 N7 I NCO 累加器选择控制 DDC B 的 MSB。如果不使用该引脚，则应将其连接到 GND。
ORA0 A8 O 通道 A 的 T0 阈值快速超范围检测状态。当模拟输入超过 OVR_T0 中编程的阈值时，此状态将变为高电平。最小脉冲持续时间由 OVR_N 设置。该引脚可以在不使用时保持断开。
ORA1 B8 O 通道 A 的 T1 阈值快速超范围检测状态。当模拟输入超过 OVR_T1 中编程的阈值时，此状态将变为高电平。最小脉冲持续时间由 OVR_N 设置。该引脚可以在不使用时保持断开。
ORB0 P8 O 通道 B 的 T0 阈值快速超范围检测状态。当模拟输入超过 OVR_T0 中编程的阈值时，此状态将变为高电平。最小脉冲持续时间由 OVR_N 设置。该引脚可以在不使用时保持断开。
ORB1 N8 O 通道 B 的 T1 阈值快速超范围检测状态。当模拟输入超过 OVR_T1 中编程的阈值时，此状态将变为高电平。最小脉冲持续时间由 OVR_N 设置。该引脚可以在不使用时保持断开。
PD P9 I 当设置为高电平时，该引脚禁用所有模拟电路和串行器输出，仅用于温度二极管校准。请勿使用该引脚关闭器件电源，以节省电能。可在正常工作期间将此引脚连接至 GND。有关串行器可靠运行的信息，请参阅断电模式 部分。
SCLK G14 I 串行接口时钟。此引脚用作串行接口时钟输入，可为串行编程数据输入和输出提供时钟。使用串行接口 更详细地介绍了串行接口。此引脚支持 1.1V 至 1.9V CMOS 电平。
SCS G13 I 串行接口芯片选择低电平有效输入。使用串行接口 更详细地介绍了串行接口。此引脚支持 1.1V 至 1.9V CMOS 电平。该引脚到 VD11 有一个 82kΩ 上拉电阻器。
SDI H13 I 串口数据输入。使用串行接口 更详细地介绍了串行接口。此引脚支持 1.1V 至 1.9V CMOS 电平。
SDO H14 O 串行接口数据输出。使用串行接口 更详细地介绍了串行接口。该引脚在器件正常运行期间处于高阻抗状态。在串行接口读取操作期间，该引脚输出 1.9V CMOS 电平。该引脚可以在不使用时保持断开。
SYNCSE B2 I JESD204B SYNC 信号单端低电平有效输入。此引脚提供 JESD204B 所需的同步请求输入。应用于此输入的逻辑低电平会启动代码组同步和初始通道对齐序列。可以通过对 SYNC_SEL 进行编程来选择单端或差分 SYNC（使用 TMSTP+ 和 TMSTP- 引脚）。如果将差分 SYNC (TMSTP±) 用作 JESD204B SYNC 信号，则应将该引脚连接到 GND。
SYSREF+ L1 I SYSREF 正输入用于在 JESD204B 接口上实现同步和确定性延迟。该差分输入（SYSREF+ 至 SYSREF–）有一个内部 100Ω 差分端接。交流耦合时，输入自偏置（SYSREF_LVPECL_EN 必须设置为 0），但可以通过将 SYSREF_LVPECL_EN 设置为 1 来进行直流耦合，这会将每个 SYSREF+和 SYSREF- 输入端的内部端接更改为 50Ω 单端接地端接。当直流耦合时，共模电压必须处于建议的范围内。
SYSREF- M1 I SYSREF 负输入。
TDIODE+ N2 I 温度二极管正（阳极）连接。要监测器件的结温，可以将外部温度传感器连接到 TDIODE+ 和 TDIODE-。该引脚可以在不使用时保持断开。
TDIODE– P2 I 温度二极管负（阴极）连接。该引脚可以在不使用时保持断开。
TMSTP+ C1 I 时间戳输入正连接或差分 JESD204B SYNC 正连接。当 SYNC_SEL 设置为使用 SYNCSE 作为 JESD204B SYNC 信号时，此输入用作时间戳输入。当 SYNC_SEL 设置为使用 TMSTP+ 和 TMSTP– 作为 JESD204B SYNC 信号时，该输入用作 JESD204B SYNC 信号。有关作为时间戳输入的更多使用信息，请参阅时间戳 部分。如果使用了 SYNCSE 并且不需要时间戳，则可以使该引脚保持断开状态。
TMSTP– D1 I 时间戳输入正连接或差分 JESD204B SYNC 负连接。如果使用了 SYNCSE 并且不需要时间戳，则可以使该引脚保持断开状态。
VA11 D3、E3、F2、F3、G3、H3、J2、J3、K3、L3 I 1.1V 模拟电源。
VA19 C2、C3、C4、C5、D2、E1、E2、K1、K2、L2、M2、M3、M4、M5 I 1.9V 模拟电源。
VD11 C10、C11、C12、D12、E12、F12、G12、H12、J12、K12、L12、M10、M11、M12 I 1.1V 数字电源。
(1) 器件盖连接到 AGND。