2 硬件加速器HWA简介

HWA和毫米波雷达芯片的处理器为并行关系，框图如下，其通过一个128位总线与其他系统连接（HWA 1.2版本为64位总线）。以AWR2944的HWA2.1为例，它包含一个加速引擎和八个16KB大小的内存，这些内存用于向加速器计算引擎提供输入数据和输出数据。HWA无法直接访问加速器外部的存储单元，只能通过DMA或者处理器将外部数据搬移到HWA的内存或者搬出，实现部进行数据交互，内部内存划分为独立的16 KB的单元，允许通过DMA或者处理器同时进行读写操作，并使用乒乓缓冲机制处理数据。HWA内部访问总线为128位宽，可实现每个时钟周期128位的吞吐量。

需要注意的是，HWA本地内存中的任何一个16KB单元都可以作为加速器引擎输入数据的源地址，而其中的任何一个也都可以作为输出数据的目标地址，但有一个重要限制：源地址和目的地址不能是同一个16KB的单元，即在同一次运算中不能使用相同的存储单元进行覆盖操作。还需注意的是，加速器的本地单元并不强制要求使用乒乓模式，如果应用场景需要，可以将两个或四个存储体组合为更大的32KB或64KB输入和输出单元。HWA 内部访问这些内存的起始地址从0x0000开始。