5 无 FPGA/ASIC 的 RF 中继器系统

传统上，典型的 RF 输入到 RF 输出环回通过集成 RF 收发器必须经过以下路径，如典型中继器系统的信号链所示（见 图 5-1）。

RF 输入到 RX DDC 链，通过 JESD204 TX 链，经外部 PCB 走线（可通过 FPGA 或直接通过 JESD204 TX 到 JESD204 RX 走线），通过 JESD204 RX 链，到 TX DUC 链，然后向上转换到 RF 输出。

尽管 FPGA 为 DAS 或中继器系统提供了额外的信号处理增强，例如额外的数字滤波和潜在的 ISI 消除（如符号间消除），但 FPGA 是系统的主要成本驱动因素，且可能影响系统的整体功耗。此外，RF 收发器之间的工业标准接口采用带串行接口的 JESD204 标准。FPGA 和 RF 收发器之间的接口会增加中继器系统的延迟。

如 图 5-1 所示，AFE7769D 提供内部 RX DDC 至 TX DUC 直接环回。由于 RX DDC 链的下变频信号直接馈入 TX DUC 的上变频链，因此整个信号路径的延迟时间缩短。

如 图 5-2 所示，除了直接 RX DDC 到 TX DUC 的直接环回之外，AFE7769D 的集成数字预失真 (DPD) 功能还可使发射器系统中的功率放大器线性化。将 DPD 处理逻辑集成到 RF 收发器可进一步降低系统成本和功耗。