6 晶体管驱动器设计

虽然 IC FET 驱动器功能强大，但有时候用户不需要集成驱动器的高性能，而可能选择使用晶体管设计驱动器。电路必须支持功率 FET 栅极的相同电压范围。DDSG 和 DCHG 信号的逻辑电平必须转换为功率 FET 的较高栅极电压。许多晶体管设计是可行的。如果晶体管驱动器的输入极性不同，则根据需要调整 BQ769x2 配置中 DDSG 和 DCHG 的极性。图 6-1 展示了一个测试电路示例。此电路也使用简单的稳压器，齐纳二极管通向 NPN 发射极跟随器以实现“12V”驱动器电压 VFET。R71 和 C68 对 BAT+ 上的瞬态进行滤波，以避免可能耦合 VFET 输出的情况。VFET 负载通常很小，但选择 R71 值和额定功率以实现为设计选择的连续和浪涌电流。虽然电路设计简单，但在 40V、280uA 下偏置齐纳二极管可能导致设计人员的设计更加复杂。放电驱动器使用单一 FET Q36 将电平转换为 VFET 电压电平。由于 Q36 反转信号，它的输入偏置为高电平，因此当存在 VFET 电压但未配置 DDSG 信号时，驱动器关断。DDSG 不得高于绝对最大电压 6V，因此使用了电压分压器。驱动器关断时，需要 R74 中的偏置电流。Q36 漏极处已转换电平的信号通过发射极跟随器 Q34 和 Q37 来驱动 FET 栅极。发射极跟随器配置将驱动电流通过 FET 开关区，但会限制电压，避免达到 VFET 和 GND 电平。

对于反向放电驱动器，必须反转此驱动器的 DDSG 极性。

Settings:Configuration:DCHG Pin Config  0x22

充电驱动器是同相的，也不驱动低电平，因为使用了阻塞二极管。当 DCHG 处于高电平时，Q42 导通 Q41，为充电功率 FET 栅极提供 VFET 电压。输出电流受 R102 限制。当 DCHG 处于低电平时，Q42 关断，R105 关断 Q41，功率 FET R_GS 电阻或额外的栅极电路将功率 FET 栅极拉至低电平。

图 6-2 展示了由晶体管 FET 驱动器控制的单一放电和充电 FET 电路结构。P 沟道器件 Q2 不附带 FET，因为它的功能由晶体管驱动器电路 Q41 提供。

CSD19536KCS FET 用于测试晶体管驱动器电路。图 6-3 到图 6-6 展示了开关单一 FET 的结果。放电导通纹波表明，布局可能对于此导通速度敏感，并可能需要较大的 R27 或改进电路。

许多 FET 就像 IC FET 一样，需要减小栅极驱动器电阻，以提供合适的开关。图 6-7 展示了一个具有 12 个放电和充电 FET 的测试电路，各 FET 由晶体管驱动器驱动。该电路与 IC FET 驱动器电路非常相似，但晶体管充电驱动器包含一个 P 沟道输出器件，因此去掉了 Q2。图 6-8 到图 6-12 展示了测试结果。图 6-13 展示了为加快充电关断，将 R24 降至 91kΩ 后开关速度提高。

在导通 24 个 FET 期间检查“12V”VFET 电源，发现导通期间有压降，如图 6-14 所示。由于齐纳二极管的容差和晶体管 Q33 的基极-发射极压降，“12V”VFET 电压的直流电平低于 12V。

上述电路有一个 DSG 反向驱动器，始终偏置输入。发射极跟随器结构无法驱动到全电压或 GND。其他拓扑是可行的。图 6-15 展示了一个使用推挽驱动器的备用放电驱动器。此电路利用 DDSG 极性（导通时为高电平），当驱动器导通时需要偏置电流导通。开关期间没有击穿电流。在这种情况下，开关不频繁，击穿电流受 R101 限制。开关两个放电 FET 的示例如图 6-16 和图 6-17 所示。

在滤波输入 Regin 处可观察到“12V”VFET 上的驱动器负载。备用驱动器的击穿电流由电容器提供，在图 6-18 和图 6-19 的波形中不明显。