ZHCAA98C March   2022  – October 2023 DP83826E , DP83826I

 

  1.   1
  2.   如何以及为何要在 EtherCAT 应用中使用 DP83826E
  3.   商标
  4. 1引言
  5. 2EtherCAT® 规范要求和建议
  6. 3设置 PHY 的不同方法
    1. 3.1 使用 Strap 配置设置 DP83826 PHY 以支持 EtherCAT® 配置
      1. 3.1.1 Strap 配置选项
    2. 3.2 使用串行管理接口设置 DP83826 PHY
      1. 3.2.1 编程选项
  7. 4参考资料
  8. 5修订历史记录

2 EtherCAT® 规范要求和建议

另一个需要研究的参考是 EtherCAT PHY 规范。内容详见 EtherCAT® 主页的应用手册 – PHY 选择指南。表 2-1 展示了该文档版本 2.6 (2017-10-04) 的副本，以及 DP83826 的合规情况。此外，还提供了 DP83826 的其他数据表参考。
表 2-1 PHY 选择指南
PHY 选择指南要求 DP83826 合规情况 数据表参考章节(1)
PHY 必须符合 IEEE 802.3 100Base-TX 或 100Base-FX。 DP83826 符合 IEEE 802.3 标准 9.1
PHY 必须支持 100Mbit/s 全双工链路。 DP83826 支持 10Mbit/s 和 100Mbit/s 全双工运行 9.5.1 ANAR (0x4)
PHY 必须提供 MII（或 RMII/RGMII）接口。 DP83826 提供 MII 和 RMII(2) 接口连接

9.1、8.6（延迟时序）
PHY 必须在 100Base-TX 模式下使用自动协商。 DP83826 具有由 strap 配置控制的自动协商功能 9.3.1、9.4
PHY 必须支持 MII 管理接口。 DP83826 支持最高时钟速率为 24MHz 的串行管理接口 (SMI) 9.3.11
PHY 必须支持 100Base-TX 模式下的 MDI/MDI-X 自动交叉。 DP83826 通过自动 MDIX 功能支持这一点 9.3.2、9.5 PHYCR (0x19)
PHY 链路中断反应时间（链路中断到链路信号/LED 输出变化的时间）必须小于 15μs，才能实现冗余操作。 DP83826 具有名为“FLD”的快速链路丢弃功能，可将启用链路中断指示之前的观察窗口时间缩短至 10μs 8.6（链路接通时序）、9.3.16.2
PHY 不得修改前导码长度。 DP83826 不会修改前导码长度 不适用
PHY 不得使用 IEEE802.3az 节能以太网。 DP83826 支持 IEEE802.3az 标准。此功能默认为禁用 9.3.3.1
PHY 必须提供 RX_ER 信号 (MII/RMII) 或 RX_ER 作为 RX_CTL 信号的一部分 (RGMII)。 DP83826 通过标准接口（包括 RX_ER 信号）支持 MII/RMII 9.3.9、9.3.10
PHY 必须提供一个信号来指示 100Mbit/s（全双工）链路，通常是可配置的 LED 输出。信号极性为低电平有效或针对某些 ESC 可配置。 DP83826 具有四个(3) (4) 可能进行编程的 LED 输出，每个输出可显示 100Mbit/s（全双工）链路 9.3.17、9.5 MLEDCR (0x25)、LEDX_GPIO_CFG (0x303 - 0x306) 和 LEDCFG (0x460)
PHY 地址应等于逻辑端口号 (0–3)。某些 ESC 还支持固定偏移量（例如，偏移量 16，PHY 地址为逻辑端口号加 16：16-19）、任意偏移量，甚至是可单独配置的 PHY 地址。如果这些情况都不可行，PHY 地址应配置为逻辑端口号加 1 (1–4)，但在这种情况下无法使用某些功能（例如，增强型链路检测），因为除了可选的可配置 PHY 地址偏移量外，PHY 地址已在 ESC 内部完成硬编码。 DP83826 具有八个可使用 strap 配置电阻进行设置的 PHY 地址 9.4.1.1.1、9.4.1.2.1
PHY 配置不得依赖于通过 MII 管理接口进行的配置，也就是说，必须在上电后启用所需的功能，例如，采用默认设置或 strap 配置选项。PHY 的启动不应依赖 MII 管理交互，即 MDC 时钟，因为除非 EtherCAT® 主站要求，否则许多 ESC 都不通过管理接口与 PHY 进行通信（只有具有 MI 链路检测功能和配置的 EtherCAT® IP 内核才能在没有主站交互的情况下进行通信）。 DP83826 具有自动加载 (bootstrap) 配置，可将 PHY 设置为允许 EtherCAT® 通信的特定模式。 5、9.4.1.1
连接到同一个 ESC 的所有 PHY 以及 ESC 本身必须共享相同的时钟源，因此可省略 TX FIFO。为实现这一目的，可让 PHY 的时钟源来自 ESC 时钟输出或让 PHY 和 ESC 的时钟源来自同一个石英振荡器。ESC10/20 使用 TX_CLK 作为时钟源，两个 PHY 必须共享相同的石英振荡器。 只要遵循该时钟源的规格，就可以使用 DP83826 的外部时钟源来解决这个问题。DP83826 也有一个时钟输出选项可用于提供第二个 PHY 的时钟 8.6（25MHz 或 50MHz 输入时钟容差）、9.3.8
TX_CLK 和 PHY 的时钟输入之间的相位偏移可在 ESC 内部通过手动配置或自动方式进行补偿。PHY 和 ESC 必须共享相同的时钟源，因此时钟周期无法在器件之间改变。 此要求适用于 MAC 接口且与 PHY 无关 不适用
手动 TX 移位补偿：ET1100、ET1200 和 IP 内核提供了 TX 移位配置选项（可配置的 TX_EN/TXD 信号延迟 0/10/20/30ns），该选项可用于所有 MII 端口。因此，连接到同一个 ESC 的所有 PHY 必须在 TX_CLK 与 PHY 的时钟输入之间具有相同的固定相位关系，且容差为 ±5ns。每次 PHY 上电或建立链路时，相位关系必须相同。ESC10/20 使用 TX_CLK 作为器件时钟源，因此无需进行配置，但必须满足手动 TX 移位补偿的要求。 对于此规格，DP83826 的标称容差为 ±2ns，最大容差为 ±4ns 8.6（延迟时序）
自动 TX 移位补偿：IP 内核分别针对每个端口支持自动 TX 移位补偿。借助自动 TX 移位补偿，不需要在每次 PHY 上电或建立链路时使 PHY 具有相同的固定相位关系。 此要求适用于 MAC 接口且与 PHY 无关 不适用
(2) 请注意，RMII 接口的典型延时（通常）高于 EtherCAT® 规定的延时要求。
(3) DP83826 提供了不同的 LED 引脚供使用，具体取决于 DP83826 所处的模式：增强或基本模式。
(4) LED3 功能仅在 RMII 模式下可用。

表 2-2 展示了应用手册 – PHY 选择指南 文档版本 2.6 (2017-10-04) 的副本，以及 DP83826 对相关建议的遵从性。此外，还提供了 DP83826 的其他数据表参考。

表 2-2 PHY 选择指南
PHY 选择指南建议 DP83826 对建议的遵从性 数据表参考章节
接收和发送延迟应是确定性的，并且应尽可能小。 DP83826 基于 MII 接口的 RX 和 TX 信号延时为 ±2ns 8.6（延迟时序）
如果使用标准最大长度为 100m 的电缆，为保持安全裕度，最大电缆长度应 ≥ 120m。 DP83826 经测试的最大电缆长度在 150m 以上 1
ESD 容差应尽可能高（4kV 或更佳）。 DP83826 已在没有外部保护的情况下经过测试，根据 HBM，对于 MDI 引脚，可承受的 ESD 等级为 ±5kV，对于除 MDI 引脚外的所有引脚，可承受 ±2kV，而根据 CDM，对于所有引脚，均可承受 ±0.75kV。采取外部保护措施时，IEC 61000-4-2 ESD：±8kV 接触、±15kV 空气，IEC 61000-4-4 EFT：±4kV @ 5kHz 和 100kHz 8.2、1
基线漂移应得到补偿（为了在最大电缆长度下进行基线漂移测量，PHY 应符合 ANSI X3.263 DDJ 测试模式）。 DP83826 经测试在补偿基线漂移方面具有出色的表现。建议将寄存器 0xB[0] 设置为 0，否则基线漂移测试将因为 PHY 丢弃链路而失败，原因是能量检测机制会将测试模式视为一次链路丢弃。

9.5.1 CR3 (0xB)、

9.3.16.2
如果只有 RX+ 和 RX- 线路之一断开连接，PHY 还应在 15μs 的链路中断反应时间内检测到链路中断。 快速链路丢弃功能可在启用链路中断指示之前将观察窗口时间缩短至 10μs 8.6（快速链路脉冲时序）、9.3.16.2
无论接收到的符号如何，只要这些符号有效，PHY 都应保持链路状态。 只要快速链路丢弃功能确定没有理由丢弃链路，PHY 就能够保持链路状态 9.3.16.2
用于 100Base-FX 的以太网 PHY 应该完全实现远端故障 (FEF)（生成和检测）功能。 DP83826 为 100Base-TX PHY，不支持 100Base-FX 1
MDC 不应包含上拉、下拉电阻器，因为某些 ESC 会将此信号用作配置输入信号。 MDC 具有内部下拉电阻（标称 10kΩ），定义上拉时必须考虑到这一点 8.5、6、7
理想情况是将自动协商广播限制为 100Mbit/s（全双工）（通过硬件使用 strap 配置选项进行配置）。 广播可以通过 strap 配置进行设置 9.4.1
功耗应尽可能低。 在 3.3V VDDA 和 VDDIO 电平条件下，通过 MII 接口连接的 100BaseTX 在最坏情况下的总功耗为 67mA 8.5（功耗 [工作模式最坏情况，...]）
I/O 电压：当前的 ASIC 和 FPGA ESC 应支持 3.3V 电压，对于最新的 FPGA ESC，还建议支持 2.5V、1.8V I/O。 DP83826 支持 3.3V 和 1.8V I/O 电压 8.3、9.1
根据 I/O 电压，采用单电源。 支持 3.3V 单电源 8.3、9.1
PHY 应使用 25MHz 的时钟源（石英振荡器或 ESC 输出）。 DP83826 支持晶体和振荡器输入

10.2.4.1（25MHz 输入

时钟容差）
应支持工业温度范围。 DP83826 支持 –40°C 至 105°C 的温度范围 8.3