ZHCSCL3 JUNE   2014 DS90UH925AQ-Q1

PRODUCTION DATA.  

  1. 1 特性
  2. 2 应用范围
  3. 3 说明
  4. 4 简化电路原理图
  5. 5 修订历史记录
  6. 6 Pin Configuration and Functions
  7. 7 Specifications
    1. 7.1  Absolute Maximum Ratings
    2. 7.2  Handling Ratings
    3. 7.3  Recommended Operating Conditions
    4. 7.4  Thermal Information
    5. 7.5  DC Electrical Characteristics
    6. 7.6  AC Electrical Characteristics
    7. 7.7  Recommended Timing for the Serial Control Bus
    8. 7.8  DC and AC Serial Control Bus Characteristics
    9. 7.9  AC Timing Diagrams and Test Circuits
    10. 7.10 Switching Characteristics
    11. 7.11 Typical Characteristics
  8. 8 Detailed Description
    1. 8.1 Overview
      1. 8.1.1 Functional Block Diagram
      2. 8.1.2 Feature Description
        1. 8.1.2.1  High Speed Forward Channel Data Transfer
        2. 8.1.2.2  Low Speed Back Channel Data Transfer
        3. 8.1.2.3  Common Mode Filter Pin (CMF)
        4. 8.1.2.4  Video Control Signal Filter
        5. 8.1.2.5  Backward Compatible Mode
        6. 8.1.2.6  EMI Reduction Features
          1. 8.1.2.6.1 Input SSC Tolerance (SSCT)
        7. 8.1.2.7  LVCMOS VDDIO Option
        8. 8.1.2.8  Power Down (PDB)
        9. 8.1.2.9  Remote Auto Power Down Mode
        10. 8.1.2.10 Input PCLK Loss Detect
        11. 8.1.2.11 Serial Link Fault Detect
        12. 8.1.2.12 Pixel Clock Edge Select (RFB)
        13. 8.1.2.13 Low Frequency Optimization (LFMODE)
        14. 8.1.2.14 Interrupt Pins - Funtional Description and Usage (INTB, REM_INTB)
        15. 8.1.2.15 GPIO[3:0] and GPO_REG[7:4]
        16. 8.1.2.16 I2S Transmitting
          1. 8.1.2.16.1 Secondary I2S Channel
          2. 8.1.2.16.2 HDCP
      3. 8.1.3 Built In Self Test (BIST)
        1. 8.1.3.1 BIST Configuration and Status
        2. 8.1.3.2 Forward Channel and Back Channel Error Checking
      4. 8.1.4 Internal Pattern Generation
      5. 8.1.5 Change Summary from DS90UH925Q
    2. 8.2 Device Functional Modes
      1. 8.2.1 Configuration Select (MODE_SEL)
      2. 8.2.2 HDCP Repeater
        1. 8.2.2.1 Repeater Configuration
        2. 8.2.2.2 Repeater Connections
    3. 8.3 Programming
      1. 8.3.1 Serial Control Bus
  9. 9 Application and Implementation
    1. 9.1 Application Information
    2. 9.2 Typical Application
      1. 9.2.1 Design Requirements
      2. 9.2.2 Detailed Design Procedure
        1. 9.2.2.1 Typical Application Connection
        2. 9.2.2.2 Power Up Requirements and PDB Pin
        3. 9.2.2.3 CML Interconnect Guidelines
        4. 9.2.2.4 Application Curves
  10. 10Power Supply Recommendations
  11. 11Layout
    1. 11.1 Layout Guidelines
    2. 11.2 Layout Example
  12. 12器件和文档支持
    1. 12.1 Trademarks
    2. 12.2 Electrostatic Discharge Caution
    3. 12.3 术语表
  13. 13机械封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

  • 支持片上密钥存储的集成型 HDCP 密码引擎
  • 具有 I2C 兼容串行控制总线的双向控制接口通道接口
  • 支持高清 (720p) 数字视频格式
  • 支持 RGB888 + VS，HS，DE 和 I2S 音频
  • 支持 5 至 85MHz 并行时钟 (PCLK)
  • 具有 1.8V 或 3.3V 兼容 LVCMOS I/O 接口的单个 3.3V 电源运行
  • 长达 10 米的交流耦合生成树协议 (STP) 互连
  • 并行 LVCMOS 视频输出
  • 具有嵌入式时钟的直流均衡 & 扰频数据
  • 支持 HDCP 中继器应用
  • 针对远程中断的专用中断引脚
  • 内部模式生成
  • 低功率模式最大限度地减少了功率耗散
  • 汽车应用级产品：符合 AEC-Q100 2 级要求
  • >8kV 人体模型 (HBM) 和 ISO 10605 静电放电 (ESD) 等级
  • 向后兼容模式

2 应用范围

  • 汽车用触摸显示屏
  • 汽车导航显示屏
  • 后座娱乐系统

3 说明

DS90UH925AQ 串化器，连同 DS90UH926Q 解串器一起，在汽车娱乐系统内为内容受保护数字视频的安全分发提供了一款解决方案。 这个芯片组将一个并行 RGB 视频接口转换为一个单对高速串行化接口。 数字视频数据采用业界标准的 HDCP 复制保护方案加以保护。 串行总线方案，FPD-Link III，支持通过单个差分链路实现视频和音频数据传输以及包括 I2C 通信在内的全双工控制。 通过单个差分对实现视频数据和控制的整合可减少互连线尺寸和重量，同时还消除了偏差问题并简化了系统设计。

DS90UH925AQ 串化器嵌入时钟，内容保护数据有效载荷，并将信号电平位移至高速低压差分信令。 高达 24 位的 RGB 数据位连同 3 个视频控制信号和多达 2 个 I2S 数据输入被一起串化。

低压差分信令的使用、数据换序和随机生成以及展频定时兼容性最大限度地减少了电磁干扰 (EMI)。

串化器和解串器上都执行 HDCP 密码引擎。 HDCP 密钥被存储在片上存储器中。

来自下游 DS90UH926Q 解串器的远程中断被映射至一个本地输出引脚。

器件信息(1)

部件号 封装 封装尺寸（标称值）
DS90UH925AQ-Q1 超薄四方扁平无引线 (WQFN) RHS (48) 7.00mm x 7.00mm
  1. 要了解所有可用封装，请见数据表末尾的可订购产品附录。

4 简化电路原理图

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典型眼图

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