ZHCSPN5 January   2024 TAC5312-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  热性能信息
    6. 5.6  热性能信息
    7. 5.7  电气特性
    8. 5.8  时序要求：I2C 接口
    9. 5.9  开关特性：I2C 接口
    10. 5.10 时序要求：TDM、I2S 或 LJ 接口
    11. 5.11 开关特性：TDM、I2S 或 LJ 接口
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  串行接口
        1. 6.3.1.1 控制串行接口
        2. 6.3.1.2 音频串行接口
          1. 6.3.1.2.1 时分多路复用 (TDM) 音频接口
          2. 6.3.1.2.2 IC 间音频 (I2S) 接口
          3. 6.3.1.2.3 左对齐 (LJ) 接口
      2. 6.3.2  通过共享总线使用多个器件
      3. 6.3.3  锁相环 (PLL) 和时钟生成
      4. 6.3.4  输入通道配置
      5. 6.3.5  基准电压
      6. 6.3.6  麦克风偏置
      7. 6.3.7  输入直流故障诊断
        1. 6.3.7.1 故障条件
          1. 6.3.7.1.1 输入引脚接地短路
          2. 6.3.7.1.2 输入引脚短接至 MICBIAS
          3. 6.3.7.1.3 开路输入
          4. 6.3.7.1.4 INxP 和 INxM 之间短接
          5. 6.3.7.1.5 输入引脚过压
          6. 6.3.7.1.6 输入引脚短接至 VBAT_IN
        2. 6.3.7.2 故障报告
          1. 6.3.7.2.1 过流和过热保护
      8. 6.3.8  信号链处理
        1. 6.3.8.1 ADC 信号链
          1. 6.3.8.1.1 可编程通道增益和数字音量控制
          2. 6.3.8.1.2 可编程通道增益校准
          3. 6.3.8.1.3 可编程通道相位校准
          4. 6.3.8.1.4 可编程数字高通滤波器
          5. 6.3.8.1.5 可编程数字双二阶滤波器
          6. 6.3.8.1.6 可编程通道加法器和数字混频器
          7. 6.3.8.1.7 可配置数字抽取滤波器
            1. 6.3.8.1.7.1 线性相位滤波器
              1. 6.3.8.1.7.1.1 采样速率：16kHz 或 14.7kHz
              2. 6.3.8.1.7.1.2 采样速率：24kHz 或 22.05kHz
              3. 6.3.8.1.7.1.3 采样速率：32kHz 或 29.4kHz
              4. 6.3.8.1.7.1.4 采样速率：48kHz 或 44.1kHz
              5. 6.3.8.1.7.1.5 采样速率：96kHz 或 88.2kHz
              6. 6.3.8.1.7.1.6 采样速率：384kHz 或 352.8kHz
      9. 6.3.9  DAC 信号链
        1. 6.3.9.1 可编程通道增益和数字音量控制
        2. 6.3.9.2 可编程通道增益校准
        3. 6.3.9.3 可编程数字高通滤波器
        4. 6.3.9.4 可编程数字双二阶滤波器
        5. 6.3.9.5 可编程数字混频器
        6. 6.3.9.6 可配置数字内插滤波器
          1. 6.3.9.6.1 线性相位滤波器
            1. 6.3.9.6.1.1 采样速率：16kHz 或 14.7kHz
            2. 6.3.9.6.1.2 采样速率：24kHz 或 22.05kHz
            3. 6.3.9.6.1.3 采样速率：32kHz 或 29.4kHz
            4. 6.3.9.6.1.4 采样速率：48kHz 或 44.1kHz
            5. 6.3.9.6.1.5 采样速率：96kHz 或 88.2kHz
            6. 6.3.9.6.1.6 采样速率：384kHz 或 352.8kHz
      10. 6.3.10 中断、状态和数字 I/O 引脚多路复用
  8. 7 寄存器映射
    1. 7.1 页 0 寄存器
    2. 7.2 页 1 寄存器
    3. 7.3 Page_3 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 应用
      2. 8.2.2 设计要求
      3. 8.2.3 详细设计过程
  10. 9 电源相关建议
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息
    1. 12.1 卷带包装信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.3.3 锁相环 (PLL) 和时钟生成

该器件具有智能自动配置模块，可生成 ADC 调制器和用于信号处理的数字滤波器引擎所需的所有必要内部时钟。该配置通过监测音频总线上 FSYNC 和 BCLK 信号的频率来实现。

该器件支持（FSYNC 信号频率的）各种数据采样速率和 BCLK 与 FSYNC 之比，以便在内部配置所有时钟分频器（包括 PLL 配置），而无需主机编程。表 6-6 和表 6-7 列出了支持的 FSYNC 和 BCLK 频率。

表 6-6 支持的 FSYNC（48kHz 的倍数或约数）和 BCLK 频率
BCLK 与 FSYNC 之比BCLK (MHz)
FSYNC
(8kHz)		FSYNC
(16kHz)		FSYNC
(24kHz)		FSYNC
(32kHz)		FSYNC
(48kHz)		FSYNC
(96kHz)		FSYNC (192kHz)FSYNC (384kHz)FSYNC (768kHz)
16保留0.2560.3840.5120.7681.5363.0726.14412.288
24保留0.3840.5760.7681.1522.3044.6089.21618.432
320.2560.5120.7681.0241.5363.0726.14412.28824.576
480.3840.7681.1521.5362.3044.6089.21618.432保留
640.5121.0241.5362.0483.0726.14412.28824.576保留
960.7681.5362.3043.0724.6089.21618.432保留保留
1281.0242.0483.0724.0966.14412.28824.576保留保留
1921.5363.0724.6086.1449.21618.432保留保留保留
2562.0484.0966.1448.19212.28824.576保留保留保留
3843.0726.1449.21612.28818.432保留保留保留保留
5124.0968.19212.28816.38424.576保留保留保留保留
10248.19216.38424.576保留保留保留保留保留保留
204816.384保留保留保留保留保留保留保留保留
表 6-7 支持的 FSYNC（44.1kHz 的倍数或约数）和 BCLK 频率
BCLK 与 FSYNC 之比BCLK (MHz)
FSYNC (7.35kHz)FSYNC (14.7kHz)FSYNC (22.05kHz)FSYNC (29.4kHz)FSYNC (44.1kHz)FSYNC (88.2kHz)FSYNC (176.4kHz)FSYNC (352.8kHz)FSYNC (705.6kHz)
16保留保留0.35280.47040.70561.41122.82245.644811.2896
24保留0.35280.52920.70561.05842.11684.23368.467216.9344
32保留0.47040.70560.94081.41122.82245.644811.289622.5792
480.35280.70561.05841.41122.11684.23368.467216.9344保留
640.47040.94081.41121.88162.82245.644811.289622.5792保留
960.70561.41122.11682.82244.23368.467216.9344保留保留
1280.94081.88162.82243.76325.644811.289622.5792保留保留
1921.41122.82244.23365.64488.467216.9344保留保留保留
2561.88163.76325.64487.526411.289622.5792保留保留保留
3842.82245.64488.467211.289616.9344保留保留保留保留
5123.76327.526411.289615.052822.5792保留保留保留保留
10247.526415.052822.5792保留保留保留保留保留保留
204815.0528保留保留保留保留保留保留保留保留

TAC5312-Q1 还支持除前面表格中所列之外的非音频采样速率。请参阅为 TAC5x1x 器件配置非音频采样速率，了解更多详细信息。

TAC5312-Q1 采样速率可以分别使用寄存器 CLK_DET0 (P0_R62) 和 CLK_DET1 (P0_R63) 对主要 ASI 和辅助 ASI 进行配置。这些寄存器还在自动检测模式下捕获器件在 FSYNC 频率下的自动检测结果。寄存器 CLK_DET2 (P0_R64) 和 CLK_DET3 (P0_R65) 捕获为器件检测到的 BCLK 与 FSYNC 之比。如果器件找到任何不受支持的 FSYNC 频率和 BCLK 与 FSYNC 之比组合，器件会生成 ASI 时钟错误中断，并相应地使所有通道静音。

在某些 ADC 通道已在运行时，TAC5312-Q1 也支持启用通道。这需要在上电之前进行预先配置，以指示在运行时可以启用的最大通道数，从而确保正确生成和使用时钟。这可以通过使用寄存器 DYN_PUPD_CFG (P0_R119) 进行配置。ADC_DYN_PUPD_EN 位可用于启用 ADC 通道动态上电。可使用 ADC_DYN_MAXCH_SEL 位来配置通道数。

该器件使用集成的低抖动锁相环 (PLL) 来生成调制器和数字滤波器引擎以及其他控制块所需的内部时钟。该器件还支持使用 BCLK、GPIOx 或 GPI1 引脚（作为 CCLK）作为音频时钟源，而无需使用 PLL，从而降低功耗。但是，ADC 性能可能会因外部时钟源的抖动而下降，如果外部音频时钟源频率不够高，则可能无法支持某些处理功能。因此，TI 建议在高性能应用中使用 PLL。不同使用场景下的 TAC5x1x 功耗矩阵 应用报告论述了有关如何在低功耗模式下不使用 PLL 时配置和使用器件的更多细节和信息。

该器件还支持使用 GPIOx 或 GPI1 引脚（作为 CCLK）作为基准输入时钟源来实现音频总线控制器模式运行，并支持各种灵活选项和各种系统时钟。有关控制器模式配置和操作的更多详细信息和信息，请参阅配置和操作 TAC5x1x 作为音频总线控制器 应用报告。

音频总线时钟错误检测和自动检测功能会自动生成所有内部时钟，但可以分别使用 IGNORE_CLK_ERR (P0_R4_D6) 和 CUSTOM_CLK_CFG (P0_R50_D0) 寄存器位来禁用。在系统中，该禁用功能可用于支持自动检测方案未涵盖的自定义时钟频率。对于此类应用用例，必须注意确保多个时钟分频器均已正确配置。因此，TI 建议使用 PPC3 GUI 进行器件配置设置；有关更多详细信息，请参阅 TAC5212EVM-PDK 评估模块 用户指南和 PurePath™ 控制台图形开发套件。