ZHCSUU6A January 2024 – March 2025 TAC5111-Q1
PRODUCTION DATA
除了增益校准外，每个录音通道的相位延迟可进行精细校准或调整，步长为一个调制器时钟周期，相位误差的周期范围为 1 至 63。模拟和数字麦克风的调制器时钟是独立设置的。对于模拟麦克风，所使用的时钟是用于 ADC MOD CLK 的时钟，默认配置中为 3.072MHz（输出数据采样速率为 48kHz 的倍数或约数）或 2.8224MHz（输出数据采样速率为 44.1kHz 的倍数或约数）。为了实现节能，也可以通过使用 ADC_CLK_BY2_MODE (B0_P78_D[7]) 寄存器位将 ADC 调制器时钟降低至 1.536MHz（输出数据采样速率为 48kHz 的倍数或约数）或 1.4112MHz（输出数据采样速率为 44.1kHz 的倍数或约数）。对于数字麦克风，所使用的时钟是用于 PDM_CLK 的时钟，也就是默认配置中的 3.072MHz（输出数据采样速率为 48kHz 的倍数或约数）或 2.8224MHz（输出数据采样速率为 44.1kHz 的倍数或约数）。用户可以使用 PDM_CLK_CFG[1:0] (P0_R53_D[7:6]) 寄存器位配置 PDM_CLK。对于许多必须在每个通道之间以高分辨率进行相位匹配的应用（包括由外部元件或麦克风导致的任何通道间相位不匹配），可编程通道相位校准功能非常有用。表 6-19 展示了使用默认调制器时钟运行时可用的通道相位校准可编程选项。
| P0_R84_D[7:2]：ADC_CH1_PCAL[5:0] | 输入通道 1 的通道相位校准设置 |
|---|---|
| 00 0000 = 0d（默认值） | 无相位校准 |
| 00 0001 = 1d | 相位校准延迟设置为一个调制器时钟周期 |
| … | … |
| 11 1111 = 63d | 相位校准延迟设置为 63 个调制器时钟周期 |
同样，可以分别使用 ADC_CH2_PCAL (P0_R89_D[7:2]) 到 ADC_CH4_PCAL (P0_R97_D[7:2]) 寄存器位来配置输入通道 2 到通道 4 的通道相位校准设置。
默认情况下，对模拟和数字麦克风通道都启用相位校准。通过 PCAL_ANA_DIG_SEL (P0_R84_D[1:0]) 寄存器位可以将其更改为仅模拟麦克风或仅数字麦克风。当同时使用模拟输入和 PDM 输入进行转换时，如果模拟时钟和 PDM 时钟不同，则模拟通道的可用相位校准选项存在限制。当使用 ADC MOD CLK = 1.536MHz 或 1.4112MHz 且 PDM_CLK = 6.144MHz 或 5.6448MHz 时，模拟通道仅支持 16 个调制器时钟周期的相位校准延迟。当使用 ADC MOD CLK = 3.072MHz 或 2.8224MHz 且 PDM_CLK = 6.144MHz 或 5.6448MHz 时，模拟通道仅支持 32 个调制器时钟周期的相位校准延迟。当使用 ADC MOD CLK = 1.536MHz 或 1.4112MHz 且 PDM_CLK = 3.072MHz 或 2.8224MHz 时，模拟通道仅支持 32 个调制器时钟周期的相位校准延迟。