ZHCSUX5A February 2010 – March 2024 SN65MLVD040
PRODUCTION DATA
7.1.1 源同步系统时钟 (SSSC)
可以使用两种方法在同步系统中发送数据：集中式同步系统时钟 (CSSC) 和源同步系统时钟 (SSSC)。CSSC 系统使用来自集中源的时钟信号来同步不同模块之间的数据传输。CSSC 系统的关键要求是数据发送和接收在单个时钟周期内完成。最大工作频率是可确保实现有效数据发送和接收的最短时钟周期的倒数。SSSC 系统通过同时发送时钟和数据信号来消除传输介质、背板或电缆上的飞行时间来实现更高的工作频率。在 SSSC 系统中，最大工作频率受时钟和数据之间可能存在的累积偏移的限制。背板上数据的绝对飞行时间不会对工作频率产生限制，这与 CSSC 一样。
SN65MLVD082 可设计用于连接数据和时钟，以支持源同步系统时钟 (SSSC) 运行。其额定数据发送速率高达 250Mbps，时钟频率高达 125MHz。图 7-1 显示了 M-LVDS 收发器支持的 SSSC 架构示例。SN65MLVD206 是一款单通道收发器，用于在模块之间传输主系统时钟。然后重定时单元应用于主系统时钟，从而为子系统同步处理生成本地时钟。系统运行数据（或控制）和子系统时钟信号由模块 1 上的数据处理单元（如微处理器、FPGA 或 ASIC）生成，并通过 SN65MLVD082 发送至从模块。在以更高的 SSSC 子系统时钟频率通过背板传输并行控制数据时，此类设计配置很常见。子系统时钟频率与数据处理单元的工作频率保持一致，从而同步不同单元之间的数据传输。
图 7-1 使用差分 M-LVDS 执行源同步系统时钟分配可以使用方程式 1 来计算透明模式下的最大 SSSC 频率：
在本例中，接收器侧的设置时间和保持时间由数据处理单元 FPGA 或 ASIC 决定。如果考虑数据仅通过收发器，则在使用以下数据时，一般计算结果为 238MHz：
tsk(o)Source = 2ns – 数据处理单元的输出偏移（数据位或时钟和数据位之间的任何偏移）
tsk(pp)DRVR = 0.6ns – SN65MLVD040 的驱动器器件间偏移
tsk(flight)BP = 0.4ns – 背板上数据和时钟之间的传播延迟偏移
tsk(pp)RCVR = 1ns – SN65MLVD040 的接收器器件间偏移
上面计算的 238MHz 最大运行速度仅根据数据和时钟偏移确定。计算最大运行速度时的另一个重要考虑因素是输出转换时间。可以使用方程式 2 来计算转换时间限制运行速度：
在使用 SN65MLVD040 的典型转换时间 1.4ns 的情况下，可以支持 170MHz 的转换时间限制工作频率。
除了可保证的 SSSC 高工作频率之外，SN65MLVD040 还具有其他 M-LVDS 总线收发器可提供的其他优势：
- 由于使用低电压差动接收器消除共模噪声，因此系统运行稳定可靠
- 差分信号带来的低 EMI 辐射噪声可提高通过背板的信号完整性
- 单端接传输线路易于设计和实施
- 工作模式和空闲模式下的低功耗可最大程度地减少每个模块上的散热问题
在密集背板设计中，这些优势对于提高整个系统的性能非常重要。