ZHCSRT6 December   2023 LMR66410-Q1 , LMR66420-Q1 , LMR66430-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较表
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 系统特性
    7. 6.7 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1  启用、启动和关断
      2. 7.3.2  外部 CLK SYNC（通过 MODE/SYNC）
        1. 7.3.2.1 脉冲相关 MODE/SYNC 引脚控制
      3. 7.3.3  电源正常输出运行
      4. 7.3.4  内部 LDO、VCC 和 VOUT/FB 输入
      5. 7.3.5  自举电压和 VBOOT-UVLO（BOOT 端子）
      6. 7.3.6  输出电压选择
      7. 7.3.7  展频
      8. 7.3.8  软启动和从压降中恢复
        1. 7.3.8.1 从压降中恢复
      9. 7.3.9  电流限制和短路
      10. 7.3.10 热关断
      11. 7.3.11 输入电源电流
    4. 7.4 器件功能模式
      1. 7.4.1 关断模式
      2. 7.4.2 待机模式
      3. 7.4.3 工作模式
        1. 7.4.3.1 CCM 模式
        2. 7.4.3.2 自动模式 – 轻负载运行
          1. 7.4.3.2.1 二极管仿真
          2. 7.4.3.2.2 降频
        3. 7.4.3.3 FPWM 模式 – 轻负载运行
        4. 7.4.3.4 最短导通时间（高输入电压）运行
        5. 7.4.3.5 压降
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计 1 - 2.2MHz 下的汽车同步降压稳压器
        1. 8.2.1.1 设计要求
        2. 8.2.1.2 详细设计过程
          1. 8.2.1.2.1  选择开关频率
          2. 8.2.1.2.2  设置输出电压
            1. 8.2.1.2.2.1 用于实现可调节输出的 VOUT/FB
          3. 8.2.1.2.3  电感器选型
          4. 8.2.1.2.4  输出电容器选型
          5. 8.2.1.2.5  输入电容器选型
          6. 8.2.1.2.6  CBOOT
          7. 8.2.1.2.7  VCC
          8. 8.2.1.2.8  CFF 选型
          9. 8.2.1.2.9  外部 UVLO
          10. 8.2.1.2.10 最高环境温度
        3. 8.2.1.3 应用曲线
      2. 8.2.2 设计 2 - 400kHz 时的汽车同步降压稳压器
        1. 8.2.2.1 设计要求
        2. 8.2.2.2 详细设计过程
        3. 8.2.2.3 应用曲线
    3. 8.3 优秀设计实践
    4. 8.4 电源建议
    5. 8.5 布局
      1. 8.5.1 布局指南
        1. 8.5.1.1 接地及散热注意事项
      2. 8.5.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 第三方产品免责声明
      2. 9.1.2 器件命名规则
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.4.3.5 压降

压降运行被定义为任何需要频率下降以实现所需占空比的输入/输出电压比。在给定的时钟频率下，占空比受最短关断时间的限制。达到该限值后，如果要保持时钟频率，输出电压可能会下降，如图 7-21 所示。该器件不允许输出电压下降，而是将高侧开关导通时间延长到时钟周期结束后，直至达到所需的峰值电感器电流。达到峰值电感器电流或经过大约 9µs 的预定最大导通时间 tON-MAX 后，时钟就可以开始一个新的周期。因此，一旦由于存在最短关断时间，所需占空比无法在所选时钟频率下实现，频率就会下降以保持稳定。如图 7-20 所示，如果输入电压足够低，即使在导通时间为 tON-MAX 时也无法调节输出电压，则输出电压会降至略低于输入电压 VDROP1。有关从压降中恢复的更多信息，请参阅图 7-10。

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输出电压和频率与输入电压间的关系：如果输入电压和输出电压设置之间的差异很小，IC 会降低频率以保持稳压。如果输入电压过低，无法在大约 110kHz 的 FSW-LOW 下提供所需的输出电压，则输入电压会跟踪输出电压。
图 7-20 压降中的频率和输出电压
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压降时的开关波形。电感器电流需要比正常时钟更长的时间才能达到所需的峰值。因此，频率会下降。该频率下降受到 tON-MAX 的限制。
图 7-21 压降波形