ZHCSY31B April   2025  – October 2025 LMK3H0102-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 I2C 接口规范
  7. 6 参数测量信息
    1. 6.1 输出格式配置
    2. 6.2 差分电压测量术语
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 器件块级描述
      2. 7.3.2 器件配置控制
      3. 7.3.3 OTP 模式
      4. 7.3.4 I2C 模式
    4. 7.4 器件功能模式
      1. 7.4.1 失效防护输入
      2. 7.4.2 分数输出分频器
        1. 7.4.2.1 FOD 模式运行
        2. 7.4.2.2 边缘组合器
        3. 7.4.2.3 数字状态机
        4. 7.4.2.4 展频时钟
      3. 7.4.3 输出行为
        1. 7.4.3.1 输出格式选择
          1. 7.4.3.1.1 输出格式类型
            1. 7.4.3.1.1.1 LP-HCSL 端接
        2. 7.4.3.2 输出压摆率控制
        3. 7.4.3.3 REF_CTRL 运行
      4. 7.4.4 输出使能
        1. 7.4.4.1 输出使能控制
        2. 7.4.4.2 输出使能极性
        3. 7.4.4.3 输出禁用行为
      5. 7.4.5 器件默认设置
    5. 7.5 编程
      1. 7.5.1 I2C 串行接口
      2. 7.5.2 一次性编程序列
  9. 8 器件寄存器
    1. 8.1 寄存器映射
      1. 8.1.1  R0 寄存器（地址 = 0x0）[复位 = 0x0861/0x0863]
      2. 8.1.2  R1 寄存器（地址 = 0x1）[复位 = 0x5599]
      3. 8.1.3  R2 寄存器（地址 = 0x2）[复位 = 0xC28F]
      4. 8.1.4  R3 寄存器（地址 = 0x3）[复位 = 0x1801]
      5. 8.1.5  R4 寄存器（地址 = 0x4）[复位 = 0x0000]
      6. 8.1.6  R5 寄存器（地址 = 0x5）[复位 = 0x0000]
      7. 8.1.7  R6 寄存器（地址 = 0x6）[复位 = 0x0AA0]
      8. 8.1.8  R7 寄存器（地址 = 0x7）[复位 = 0x6503]
      9. 8.1.9  R8 寄存器（地址 = 0x8）[复位 = 0xC28F]
      10. 8.1.10 R9 寄存器（地址 = 0x9）[复位 = 0x3066]
      11. 8.1.11 R10 寄存器（地址 = 0xA）[复位 = 0x0010]
      12. 8.1.12 R11 寄存器（地址 = 0xB）[复位 = 0x4000]
      13. 8.1.13 R12 寄存器（地址 = 0xC）[复位 = 0x6800]
      14. 8.1.14 R146 寄存器（地址 = 0x92）[复位 = 0x0000]
      15. 8.1.15 R147 寄存器（地址 = 0x93）[复位 = 0x0000]
      16. 8.1.16 R148 寄存器（地址 = 0x94）[复位 = 0x0000]
      17. 8.1.17 R238 寄存器（地址 = 0xEE）[复位 = 0x0000]
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 应用方框图示例
      2. 9.2.2 设计要求
      3. 9.2.3 详细设计过程
        1. 9.2.3.1 示例：更改输出频率
        2. 9.2.3.2 串扰
      4. 9.2.4 应用曲线
    3. 9.3 电源相关建议
      1. 9.3.1 上电时序
      2. 9.3.2 去耦电源输入
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.5 电气特性

VDD = VDDO = 1.8V、2.5V 或 3.3V ± 5%，TA = TA,min 至 TA,max
参数 测试条件 最小值 典型值 最大值 单位
频率稳定性
∆ftotal 总频率稳定性 包括所有因素：温度变化、25℃ 时 10 年老化、焊接漂移、迟滞和初始频率精度 -25 25 ppm
LP-HCSL 时钟输出特性
fout 输出频率 2.5 400 MHz
Vmin 输出低电压（包括下冲） -60 25 mV
Vovershoot 过冲电压。Vmax - VOH 150 mV
VOH,2.5/3.3 输出高电压。VDD = 2.5V 或 3.3V 代码 = 0 563 625 688 mV
代码 = 1 582 647 712 mV
代码 = 2 601 668 735 mV
代码 = 3 621 690 759 mV
代码 = 4 641 712 783 mV
代码 = 5 660 733 806 mV
代码 = 6（默认设置） 680 755 831 mV
代码 = 7 699 777 855 mV
代码 = 8 718 798 878 mV
代码 = 9 738 820 902 mV
代码 = 10 758 842 926 mV
代码 = 11 777 863 949 mV
代码 = 12 797 885 974 mV
代码 = 13 816 907 998 mV
代码 = 14 835 928 1021 mV
代码 = 15 855 950 1045 mV
VOH,1.8 输出高电压。VDD = 1.8V 代码 = 0 563 625 688 mV
代码 = 1 582 647 712 mV
代码 = 2 601 668 735 mV
代码 = 3 621 690 759 mV
代码 = 4 641 712 783 mV
代码 = 5 660 733 806 mV
代码 = 6（默认设置） 680 755 831 mV
代码 = 7 699 777 855 mV
代码 = 8 718 798 878 mV
代码 = 9 738 820 902 mV
代码 = 10 758 842 926 mV
代码 = 11 777 863 949 mV
代码 = 12 797 885 974 mV
代码 = 13 816 907 998 mV
代码 = 14 835 928 1021 mV
代码 = 15 855 950 1045 mV
Zdiff LP-HCSL 静态差分阻抗 80.75 85 91.25 Ω
95 100 105 Ω
dV/dt 输出压摆率（上升沿和下降沿） 在差分波形上从 –150mV 到 +150mV 测量，以过零点为中心。OUTx_SLEW_RATE = 0(1) 2.1 3.1 V/ns
在差分波形上从 –150mV 到 +150mV 测量，以过零点为中心。OUTx_SLEW_RATE = 0 2.3 3.5 V/ns
在差分波形上从 –150mV 到 +150mV 测量，以过零点为中心。OUTx_SLEW_RATE = 1 2 3.2 V/ns
在差分波形上从 –150mV 到 +150mV 测量，以过零点为中心。OUTx_SLEW_RATE = 2 1.7 2.8 V/ns
在差分波形上从 –150mV 到 +150mV 测量，以过零点为中心。OUTx_SLEW_RATE = 3 1.4 2.7 V/ns
∆dV/dt 上升沿速率与下降沿速率匹配 请参阅(1) 3 %
ODC 输出占空比 请参阅(1) 47 53 %
fout ≤ 325MHz 47 53 %
325MHz < fout ≤ 400MHz 47 53 %
tskew 输出到输出偏斜 相同的 FOD、LP-HCSL 输出 50 ps
Vcross 绝对交叉点电压 请参阅(1) 280 480 mV
∆Vcross Vcross 在所有时钟边沿上的变化 请参阅(1) 30 mV
|VRB| 回铃电压绝对值 请参阅(1) 100 mV
tstable 允许 VRB 之前的时间 请参阅(1) 500 ps
Jcycle-to-cycle 周期间抖动，通用时钟无 SSC 请参阅(1) 20 ps
Jcycle-to-cycle 周期间抖动，通用时钟，-0.5% SSC 请参阅(1) 25 ps
tperiod_abs 绝对周期，包括抖动和 SSC 请参阅(1) 9.949 10 10.101 ns
tperiod_avg_CC 平均时钟周期精度，通用时钟 请参阅(1) -100 2600 ppm
tperiod_avg_SRIS 平均时钟周期精度，SRIS 请参阅(1) -100 1600 ppm
LVDS 时钟输出特性
fout 输出频率 2.5 400 MHz
|VOD| 差分输出电压 |VOUTP - VOUTN| 的稳态幅度 100Ω 外部终端 250 350 450 mV
∆Vpp-diff 互补输出状态之间差分输出电压摆幅的变化 100Ω 外部终端 50 mV
VOS 输出失调电压（共模电压） VDDO = 3.3V，100Ω 外部终端 1.12 1.2 1.365 V
VDDO = 2.5V，100Ω 外部终端 1.1 1.2 1.345 V
VDDO = 1.8V，100Ω 外部终端 0.8 0.97 V
∆VOS 互补输出状态之间 VOS 的变化 50 mV
ISA、ISB 短路电流。发电机输出端子短接至发电机电路公共端时的电流大小 -24 24 mA
ISAB 短路电流。发电机输出端子相互短路时的电流大小 -12 12 mA
tR，tF 20% 至 80% 差分上升/下降时间 OUTx_SLEW_RATE = 0 195 323 ps
OUTx_SLEW_RATE = 1 250 454 ps
OUTx_SLEW_RATE = 2 270 635 ps
OUTx_SLEW_RATE = 3 280 792 ps
tskew 输出到输出偏斜 相同的 FOD、LVDS 输出 50 ps
ODC 输出占空比 47 53 %
LVCMOS 时钟输出特性
fout 输出频率 2.5 200 MHz
dV/dt 输出压摆率 VDDO = 3.3V ± 5%，在 20% 至 80% 范围内测得，4.7pF 负载 2.6 4.7 V/ns
VDDO = 2.5V ± 5%，在 20% 至 80% 范围内测得，4.7pF 负载 2.6 3.7 V/ns
VDDO = 1.8V ± 5%，在 20% 至 80% 范围内测得，4.7pF 负载 1.5 3.2 V/ns
VOH 输出高电压 IOH = –15mA (3.3V) 0.8 × VDDO VDDO V
IOH = –12mA (2.5V)
IOH = –8mA (1.8V)
VOL 输出低电压 IOL = 15mA (3.3V) 0.4 V
IOL = 12mA (2.5V)
IOL = 8mA (1.8V)
Ileak 输出泄漏电流 输出三态。VDD = VDDO = 3.465V -5 0 5 µA
Rout 输出阻抗 17 Ω
ODC 输出占空比 fout ≤ 156.25MHz 45 55 %
fout > 156.25MHz 40 60 %
tskew 输出到输出偏斜 相同的 FOD、LVCMOS 输出 50 ps
Cload 最大负载电容 15 pF
LVCMOS REFCLK 特性
fout 输出频率 请参阅(2) 12.5(3) 200 MHz
dV/dt 输出压摆率 VDDO = 3.3V ± 5%，在 20% 至 80% 范围内测得，4.7pF 负载(2) 2.6 6.7 V/ns
VDDO = 2.5V ± 5%，在 20% 至 80% 范围内测得，4.7pF 负载(2) 1.8 4.5 V/ns
VDDO = 1.8V ± 5%，在 20% 至 80% 范围内测得，4.7pF 负载(2) 1 3.2 V/ns
Ileak 输出泄漏电流 三态条件下的输出。VDD = VDDO = 3.465V(2) -5 5 µA
Rout 输出阻抗 17 Ω
ODC 输出占空比 fout ≤ 156.25MHz(2) 45 55 %
ODC 输出占空比 fout > 156.25MHz(2) 40 60 %
Cload 最大负载电容 请参阅(2) 15 pF
RJ 随机抖动 在 50MHz 下具有 12kHz 至 20MHz 的集成抖动(2) 0.5 ps
SSC 特性
fout 支持 SSC 的输出频率范围（任何输出格式） 2.5 200 MHz
fSSC SSC 调制频率 30 31.5 33 kHz
fSSC-deviation SSC 偏差（调制深度） 向下展频（可编程） -3 -0.1 %
中心展频（可编程） ±0.05 ±1.5 %
fSSC-deviation-accuracy SSC 偏差精度 fout ≤ 100MHz，向下展频 0 0.01 %
100MHz < fout ≤ 200MHz，向下展频 0 0.05 %
fout ≤ 100MHz，中心展频 0 0.01 %
100MHz < fout ≤ 200MHz，中心展频 0 0.05 %
df/dt 最大 SSC 频率转换率 0 < fSSC-deviation ≤ –0.5% 1250 ppm/µs
抖动特性
JPCIe1-cc-SSC_off PCIe 第 1 代通用时钟抖动，SSC 关闭（抖动限制 = 86ps） 在两个输出上均禁用 SSC 0.8 ps
JPCIe1-cc-SSC_on PCIe 第 1 代通用时钟抖动，–0.5% ≤ SSC < 0%（抖动限制 = 86ps） 在两个输出上均启用 SSC 1.4 ps
JPCIe2-cc-SSC_off PCIe 第 2 代通用时钟抖动，SSC 关闭（抖动限制 = 3ps） 在两个输出上均禁用 SSC 0.2 0.3 ps
JPCIe2-cc-SSC_on PCIe 第 2 代通用时钟抖动，–0.5% ≤ SSC < 0%（抖动限制 = 3ps） 在两个输出上均启用 SSC 0.3 0.5 ps
JPCIe2-SRNS PCIe 第 2 代 SRNS 抖动 在两个输出上均禁用 SSC 0.2 0.3 ps
JPCIe2-SRIS PCIe 第 2 代 SRIS 抖动，–0.3% ≤ SSC < 0% 在两个输出上均启用 SSC 0.3 0.5 ps
JPCIe3-cc-SSC_off PCIe 第 3 代通用时钟抖动，SSC 关闭（抖动限制 = 1ps） 在两个输出上均禁用 SSC 42.8 84.2 fs
JPCIe3-cc-SSC_on PCIe 第 3 代通用时钟抖动，–0.5% ≤ SSC < 0%（抖动限制 = 1ps） 在两个输出上均启用 SSC 63.1 135.3 fs
JPCIe3-SRNS PCIe 第 3 代 SRNS 抖动 在两个输出上均禁用 SSC 48.8 97.5 fs
JPCIe3-SRIS PCIe 第 3 代 SRIS 抖动，–0.3% ≤ SSC < 0% 在两个输出上均启用 SSC 194.1 418.5 fs
JPCIe4-cc-SSC_off PCIe 第 4 代通用时钟抖动，SSC 关闭（抖动限制 = 500fs） 在两个输出上均禁用 SSC 42.8 84.2 fs
JPCIe4-cc-SSC_on PCIe 第 4 代通用时钟抖动，–0.5% ≤ SSC < 0%（抖动限制 = 500fs） 在两个输出上均启用 SSC 63.1 135.3 fs
JPCIe4-SRNS PCIe 第 4 代 SRNS 抖动 在两个输出上均禁用 SSC 48.8 97.5 fs
JPCIe4-SRIS PCIe 第 4 代 SRIS 抖动，–0.3% ≤ SSC < 0% 在两个输出上均启用 SSC 98.5 205.4 fs
JPCIe5-cc-SSC_off PCIe 第 5 代通用时钟抖动，SSC 关闭（抖动限制 = 150fs） 在两个输出上均禁用 SSC 17.8 35.6 fs
JPCIe5-cc-SSC_on PCIe 第 5 代通用时钟抖动，–0.5% ≤ SSC < 0%（抖动限制 = 150fs） 在两个输出上均启用 SSC 26.4 57.5 fs
JPCIe5-SRNS PCIe 第 5 代 SRNS 抖动 在两个输出上均禁用 SSC 19.8 39 fs
JPCIe5-SRIS PCIe 第 5 代 SRIS 抖动，–0.3% ≤ SSC < 0% 在两个输出上均启用 SSC 30.2 63.9 fs
JPCIe6-cc-SSC_off PCIe 第 6 代通用时钟抖动，SSC 关闭（抖动限制 = 100fs） 在两个输出上均禁用 SSC 11 22 fs
JPCIe6-cc-SSC_on PCIe 第 6 代通用时钟抖动，–0.5% ≤ SSC < 0%（抖动限制 = 100fs） 在两个输出上均启用 SSC 16 34.5 fs
JPCIe6-SRNS PCIe 第 6 代 SRNS 抖动 在两个输出上均禁用 SSC 14.8 27.9 fs
JPCIe6-SRIS PCIe 第 6 代 SRIS 抖动，–0.3% ≤ SSC < 0% 在两个输出上均启用 SSC 22.2 45.9 fs
JPCIe7-cc-SSC_off PCIe 第 7 代通用时钟抖动，SSC 关闭（抖动限制 = 67fs） 在两个输出上均禁用 SSC 7.7 15.4 fs
JPCIe7-cc-SSC_on PCIe 第 7 代通用时钟抖动，–0.5% ≤ SSC < 0%（抖动限制 = 67fs） 在两个输出上均启用 SSC 12.1 29.6 fs
JPCIe7-SRNS PCIe 第 7 代 SRNS 抖动 在两个输出上均禁用 SSC 10.4 19.6 fs
JPCIe7-SRIS PCIe 第 7 代 SRIS 抖动，–0.1% ≤ SSC < 0% 在两个输出上均启用 SSC 12.2 25.5 fs
RJRMS 12kHz 至 20MHz RMS 抖动 fout = 156.25MHz 105 144 fs
时序特性
tstartup 启动时间 VDD = 2.5V 或 3.3V。所有 VDD 引脚达到 2.1V 到出现第一个输出时钟上升沿所用的时间。输出时钟始终处于规格范围内 1 ms
VDD = 1.8V。所有 VDD 引脚达到 1.6V 到出现第一个输出时钟上升沿所用的时间。输出时钟始终处于规格范围内 1.5 ms
tOE 输出启用时间。  CLOCK_READY 状态为“1”后 OE 置为有效与出现第一个输出时钟上升沿之间经过的时间。禁用时输出不是三态。 7 输出时钟周期
tOD 输出禁用时间。  OE 置为无效与出现最后一个输出时钟下降沿之间经过的时间。 7 输出时钟周期
功耗特性
IDD 内核电源电流，不包括输出驱动器 启用一个 FOD，100MHz ≤ fFOD ≤ 200MHz 57.5 79.9 mA
启用一个 FOD，200MHz < fFOD ≤ 400MHz 67 90.7 mA
启用两个 FOD，100MHz ≤ fFOD ≤ 200MHz 81.1 105.8 mA
启用两个 FOD，200MHz < fFOD ≤ 400MHz 97.8 125.8 mA
IDDO 每个输出通道的输出电源电流 LP-HCSL。fout ≤ 100MHz 10.1 10.8 mA
LP-HCSL。100MHz < fout ≤ 200MHz 13.2 14.1 mA
LP-HCSL。200MHz < fout ≤ 300MHz 13.7 15.1 mA
LP-HCSL。300MHz < fout ≤ 400MHz 14.4 16.4 mA
LVDS。fout ≤ 100MHz 6 8 mA
LVDS。100MHz < fout ≤ 200MHz 6.8 9.2 mA
LVDS。200MHz < fout ≤ 300MHz 7.6 10.2 mA
LVDS。300MHz < fout ≤ 400MHz 8.4 11.3 mA
1.8V LVCMOS。fout = 50MHz(4) 4.2 5 mA
1.8V LVCMOS。fout = 200MHz(4) 11.7 13.4 mA
2.5V LVCMOS。fout = 50MHz(4) 5.6 6.4 mA
2.5V LVCMOS。fout = 200MHz(4) 15.3 17.3 mA
3.3 VLVCMOS。fout = 50MHz(4) 6.8 7.7 mA
3.3V LVCMOS。fout = 200MHz(4) 19.2 21.7 mA
IDDREF REFCLK 电源电流 1.8V LVCMOS。fout = 50MHz(4) 3.4 3.9 mA
1.8V LVCMOS。fout = 200MHz(4) 9.5 11.7 mA
2.5V LVCMOS。fout = 50MHz(4) 4.7 5.3 mA
2.5V LVCMOS。fout = 200MHz(4) 12.8 15.8 mA
3.3V LVCMOS。fout = 50MHz(4) 5.9 6.6 mA
3.3V LVCMOS。fout = 200MHz(4) 16.6 20.2 mA
PSNR 特性
PSNRLVCMOS LVCMOS 输出的电源噪声抑制(5) 10kHz -76.7 -58.1 dBc
50kHz -80.9 -57.9 dBc
100kHz -81.8 -57 dBc
500kHz -84.3 -61.7 dBc
1MHz -97.6 -78.1 dBc
5MHz -104.3 -79 dBc
10MHz -108.7 -89.5 dBc
PSNRLVDS LVDS 输出的电源噪声抑制(5) 10kHz -79.5 -70.9 dBc
50kHz -83.5 -73.2 dBc
100kHz -83 -71.6 dBc
500kHz -88.3 -79 dBc
1MHz -123.4 -101.4 dBc
5MHz -115 -87.7 dBc
10MHz -123.7 -103.5 dBc
PSNRLP-HCSL LP-HCSL 输出的电源噪声抑制(5) 10kHz -80.1 -70.8 dBc
50kHz -84.7 -72.9 dBc
100kHz -84.6 -70.1 dBc
500kHz -93.1 -78.8 dBc
1MHz -124.6 -101.5 dBc
5MHz -114.3 -88.3 dBc
10MHz -123 -103.7 dBc
两态逻辑输入特性
VIH-Pin2 引脚 2 的输入高电压 0.7 × VDD VDD + 0.3 V
VIL-Pin2 引脚 2 的输入低电压 GND – 0.3 0.3 × VDD V
VIH-Pin1 引脚 1 的输入高电压 1.15 VDD + 0.3 V
VIL-Pin1 引脚 1 的输入低电压 -0.3 0.65 V
VIH-Pin3,4 OTP_SEL[1:0] 的输入高电压 0.7 × VDD VDD + 0.3 V
VIL-Pin3,4 OTP_SEL[1:0] 的输入低电压 GND - 0.3 0.8 V
VIH-Pin15 引脚 15 的输入高电压 0.65 × VDD VDD + 0.3 V
VIL-Pin15 引脚 15 的输入低电压 -0.3 0.4 V
Rext-up/down-Pin1,2 引脚 1、2 的建议外部上拉或下拉电阻器 0 1 10 kΩ
Rext-up/down-Pin3,4,15 引脚 3、4、15 的建议外部上拉或下拉电阻器 0 10 60 kΩ
tR/tF OE 信号上升或下降时间 10 ns
Cin 输入电容 3 pF
(1) PCIe 测试负载，15dB 损耗 (4GHz)，fout = 100MHz，Zdiff = 100Ω
(2) 使用 10kΩ 外部上拉或下拉电阻器进行测试
(3) REFCLK 可以是来自 FOD0 或 FOD1 的 /2、/4、/8。两个 FOD 均支持 100MHz 至 400MHz。
(4) 4.7pF 电容负载，具有 5 英寸迹线
(5) 所有电源引脚都连接在一起。将 0.1µF 电容器放置在靠近每个电源引脚的位置。应用 50mVpp 纹波并测量时钟输出的杂散水平