ZHDS329 July 2026 LM2903L-Q1
ADVMIX
当 CLR 为高电平时，输出未处于锁存状态，比较器已处于使能状态，准备响应下一个高电平转低电平的输出条件以进行锁存。
CLR 输入仅在 CLR 输入的高电平转低电平（下降）沿清除输出闩锁。
如果 CLR 保持低电平，则比较器处于“透明”模式并且输出继续响应输入条件。请参阅节 6.4.2.2。
当 CLR 输入恢复为高电平并等待下一次从高电平到低电平的输出转换时，锁存器启用。
在发送短暂的 CLR 脉冲以清除锁存器期间，如果输入正在交叉，则存在输出在锁存器复位过程中发生跳变的可能性。为防止系统产生虚假脉冲，CLR 复位脉冲必须尽可能短。建议的最小 CLR 脉冲为 200ns。
如果 CLR 引脚在比较器输出转换的同时转换（下降），则可能会发生设置时间争用。在 CLR 下降沿时间期间，输出状态为不确定。建议尽可能快地使 CLR 下降沿免受这种争用的影响（下降时间 <100ns）。
CLR 引脚是一个失效防护输入，可接受高达 36V 的逻辑高电平，与比较器电源电压无关。0.6V 的最大阈值可接受从 15V CMOS、低电压 TTL 到 1.2V CMOS 逻辑的各种数字逻辑电平输入。
不建议将 CLR 输入悬空。如果需要“正常”、“未锁存”模式，请将通道 CLR 输入连接到 V-。
需考虑 CLR 引脚是否需要外部上拉或下拉电阻，以确保在控制器初始化期间（此时控制器输出处于高阻态）启动时，CLR 引脚处于正确状态。控制器必须在启动后尽快初始化 GPIO 引脚。