ZHCSY65A July   2025  – December 2025 DLPC8424 , DLPC8444 , DLPC8454

PRODUCTION DATA  

  1.   1
  2. 特性
  3. 应用
  4. 说明
  5. 兼容性表
  6. 引脚配置和功能
    1.     7
    2. 5.1  初始化、板级测试和调试
    3. 5.2  V-by-One 接口输入数据和控制
    4. 5.3  FPD-Link 端口输入数据和控制
    5. 5.4  DSI 输入数据和时钟(DLPC8424、DLPC8444 和 DLPC8454 不支持)
    6. 5.5  DMD SubLVDS 接口
    7. 5.6  DMD 复位和低速接口
    8. 5.7  闪存接口
    9. 5.8  外设接口
    10. 5.9  GPIO 外设接口
    11. 5.10 时钟和 PLL 支持
    12. 5.11 电源和接地
    13. 5.12 I/O 类型下标定义
    14. 5.13 内部上拉和下拉电阻器特性
  7. 规格
    1. 6.1  绝对最大额定值
    2.     23
    3. 6.2  ESD 等级
    4. 6.3  建议运行条件
    5. 6.4  热性能信息
    6. 6.5  电源电气特性
    7. 6.6  引脚电气特性
    8. 6.7  DMD SubLVDS 接口电气特性
    9.     30
    10. 6.8  DMD 低速接口电气特性
    11.     32
    12. 6.9  V-by-One 接口电气特性
    13. 6.10 FPD-Link LVDS 电气特性
    14. 6.11 USB 电气特性
    15.     36
    16. 6.12 系统振荡器时序要求
    17.     38
    18. 6.13 电源和复位时序要求
    19.     40
    20. 6.14 V-by-One 接口一般时序要求
    21.     42
    22. 6.15 FPD-Link 接口一般时序要求
    23. 6.16 闪存接口时序要求
    24.     45
    25. 6.17 源帧时序要求
    26.     47
    27. 6.18 同步串行端口接口时序要求
    28.     49
    29. 6.19 I2C 接口时序要求
    30. 6.20 可编程输出时钟时序要求
    31. 6.21 JTAG 边界扫描接口时序要求(仅限调试)
    32.     53
    33. 6.22 DMD 低速接口时序要求
    34.     55
    35. 6.23 DMD SubLVDS 接口时序要求
  8. 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 输入源
      2. 7.3.2 V-by-One 接口
      3. 7.3.3 FPD-Link 接口
      4. 7.3.4 DMD (SubLVDS) 接口
      5. 7.3.5 串行闪存接口
      6. 7.3.6 GPIO 支持的功能
        1.       67
        2.       68
      7. 7.3.7 调试支持
  9. 电源相关建议
    1. 8.1 系统上电和断电序列
    2. 8.2 DMD 快速停止控制 (PARKZ)
    3. 8.3 电源管理
    4. 8.4 热插拔用法
    5. 8.5 未使用的输入源接口的电源
    6. 8.6 电源
      1. 8.6.1 DLPA3085 或 DLPA3082 电源
  10. 布局
    1. 9.1 布局指南
      1. 9.1.1 DLPC8424 或 DLPC8444 或 DLPC8454 基准时钟布局指南
        1. 9.1.1.1 建议的晶体振荡器配置
      2. 9.1.2 V-by-One 接口布局注意事项
      3. 9.1.3 DMD 最大引脚对引脚 PCB 互连蚀刻长度
      4. 9.1.4 电源布局指南
    2. 9.2 散热注意事项
  11. 10器件和文档支持
    1. 10.1 第三方产品免责声明
    2. 10.2 文档支持
      1. 10.2.1 相关文档
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 器件命名规则
      1. 10.5.1 器件标识
    6. 10.6 商标
    7. 10.7 静电放电警告
    8. 10.8 术语表
      1. 10.8.1 视频时序参数定义
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

源帧时序要求

参数(1)(7) 最小值 典型值 最大值 单位
tp_vsw VSYNC 有效脉冲宽度 50% 基准点 1 10
tp_vbp 垂直后沿 (VBP) 50% 基准点 2(2)(3) 72(2)(3)
tp_vƒp 垂直前沿 (VFP)  50% 基准点  1(2)(3)  8(2)(3)
tp_tvb 总垂直消隐 (TVB)  50% 基准点 30(2)(3) 90(2)(3)
tp_hsw HSYNC 有效脉冲宽度 50% 基准点 3(4)(5) 88(4)(5) PCLK
tp_hbp 水平后沿 (HBP) 50% 基准点 4(4)(5) 296(4)(5) PCLK
tp_hfp 水平前沿 (HFP)  50% 基准点 7(4)(5) 176(4)(5) PCLK
tp_thb 总水平消隐 (THB)(10) 50% 基准点 80(4)(5) 560(4)(5) PCLK
APPL 每行有效像素数(8) 960(6)(9) 3840(6) 3840 像素
ALPF 每帧有效扫描行数 540(6)(9) 2160(6) 2160
表中的要求适用于 4K DLP 显示系统的所有外部源。
总垂直消隐:VBP + VFP + VS 之和。
只要满足 VFP 和 VBP 最小值,就可以根据需要分配所需的垂直消隐(每个 TVB)。
总水平消隐:HBP + HFP + HS 之和。
只要满足 HFP、HBP 和 HS 最小值要求,就可以根据需要分配所需的水平消隐(每个 THB)。
必须满足最低 APPL 和 ALPF,以便非标准定时保持最低像素时钟和消隐要求。定义的最小值基于以标准 720p 输入源作为 V-by-One 的基准。其他资源可支持最低 540p。
视频参数限制设置符合 CVT 1.2 标准要求,包括降低消隐 4K 60Hz 时序。 
在使用 V-by-One 视频输入时,APPL 必须是传入通道数(1、2、4、8)的倍数。 
V-by-One 只能支持最低 1280x720 的视频源。
总水平消隐除以视频源中使用的通道数的商必须是整数。如果消隐波动超过两个像素,源不会锁定。