ZHCSR05A May   2023  – September 2023 AMC130M03

PRODUCTION DATA  

  1.   1
  2. 特性
  3. 应用
  4. 说明
  5. 修订历史记录
  6. 引脚配置和功能
  7. 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  绝缘规格
    6. 6.6  安全相关认证
    7. 6.7  安全限值
    8. 6.8  电气特性
    9. 6.9  时序要求
    10. 6.10 开关特性
    11. 6.11 时序图
    12. 6.12 典型特性
  8. 参数测量信息
    1. 7.1 噪声测量
  9. 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1  隔离式直流/直流转换器
        1. 8.3.1.1 直流/直流转换器故障检测
      2. 8.3.2  高侧电流驱动能力
      3. 8.3.3  隔离通道信号传输
      4. 8.3.4  输入 ESD 保护电路
      5. 8.3.5  输入多路复用器
      6. 8.3.6  可编程增益放大器 (PGA)
      7. 8.3.7  电压基准
      8. 8.3.8  内部测试信号
      9. 8.3.9  时钟和功耗模式
      10. 8.3.10 ΔΣ 调制器
      11. 8.3.11 数字滤波器
        1. 8.3.11.1 数字滤波器实现
          1. 8.3.11.1.1 快速稳定滤波器
          2. 8.3.11.1.2 SINC3 和 SINC3 + SINC1 滤波器
        2. 8.3.11.2 数字滤波器特性
      12. 8.3.12 通道相位校准
      13. 8.3.13 校准寄存器
      14. 8.3.14 寄存器映射 CRC
      15. 8.3.15 温度传感器
        1. 8.3.15.1 内部温度传感器
        2. 8.3.15.2 外部温度传感器
        3. 8.3.15.3 针对温度传感器运行的时钟选择
      16. 8.3.16 通用数字输出 (GPO)
    4. 8.4 器件功能模式
      1. 8.4.1 上电和复位
        1. 8.4.1.1 上电复位
        2. 8.4.1.2 SYNC/RESET 引脚
        3. 8.4.1.3 RESET 命令
      2. 8.4.2 上电后的启动行为
      3. 8.4.3 引脚复位或 RESET 命令后的启动行为
      4. 8.4.4 在 CLKIN 中暂停后的启动行为
      5. 8.4.5 同步
      6. 8.4.6 转换模式
        1. 8.4.6.1 连续转换模式
        2. 8.4.6.2 全局斩波模式
      7. 8.4.7 电源模式
      8. 8.4.8 待机模式
    5. 8.5 编程
      1. 8.5.1 串行接口
        1. 8.5.1.1  片选 (CS)
        2. 8.5.1.2  串行数据时钟 (SCLK)
        3. 8.5.1.3  串行数据输入 (DIN)
        4. 8.5.1.4  串行数据输出 (DOUT)
        5. 8.5.1.5  数据就绪 (DRDY)
        6. 8.5.1.6  转换同步或系统复位 (SYNC/RESET)
        7. 8.5.1.7  SPI 通信帧
        8. 8.5.1.8  SPI 通信字
        9. 8.5.1.9  短 SPI 帧
        10. 8.5.1.10 通信循环冗余校验 (CRC)
        11. 8.5.1.11 SPI 超时
      2. 8.5.2 ADC 转换数据格式
      3. 8.5.3 命令
        1. 8.5.3.1 NULL (0000 0000 0000 0000)
        2. 8.5.3.2 RESET (0000 0000 0001 0001)
        3. 8.5.3.3 STANDBY (0000 0000 0010 0010)
        4. 8.5.3.4 WAKEUP (0000 0000 0011 0011)
        5. 8.5.3.5 LOCK (0000 0101 0101 0101)
        6. 8.5.3.6 UNLOCK (0000 0110 0101 0101)
        7. 8.5.3.7 RREG (101a aaaa annn nnnn)
          1. 8.5.3.7.1 读取单个寄存器
          2. 8.5.3.7.2 读取多个寄存器
        8. 8.5.3.8 WREG (011a aaaa annn nnnn)
      4. 8.5.4 ADC 输出缓冲器和 FIFO 缓冲器
      5. 8.5.5 第一次或数据收集暂停后收集数据
    6. 8.6 AMC130M03 寄存器
  10. 应用和实现
    1. 9.1 应用信息
      1. 9.1.1 未使用的输入和输出
      2. 9.1.2 抗混叠
      3. 9.1.3 最小接口连接
      4. 9.1.4 多器件配置
      5. 9.1.5 Calibration
      6. 9.1.6 疑难解答
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 电压测量
        2. 9.2.2.2 分流测量
        3. 9.2.2.3 温度测量
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

ADC 输出缓冲器和 FIFO 缓冲器

图 8-31 所示,AMC130M03 的每个 ADC 通道都有两个用于保存转换数据的内部数据缓冲器:一个 ADC 输出缓冲器 和一个 FIFO 缓冲器。每个缓冲器一次只能保存一个转换结果。DOUT 上的数据输出始终来自 FIFO 缓冲器。

GUID-20230327-SS0I-NSRC-TBVX-KM5KD5KX4JHP-low.svg图 8-30 ADC 数据输出缓冲器结构

每当 ADC 通道生成新的转换数据时,该通道的 ADC 输出缓冲器都会立即用新数据进行更新。然而,FIFO 缓冲器更新取决于主机的前一次转换数据检索。有三种情况:

  • 如果在新的转换数据 (N+1) 可用时存储在 FIFO 缓冲器中的转换数据 (N) 已被主机读取,则 FIFO 缓冲器将更新为新的转换数据 (N+1)。在这种情况下,ADC 输出缓冲器和 FIFO 缓冲器中的数据同时更新(即,两个缓冲器现在保存相同的转换数据 N+1)。
  • 如果在新的转换数据 (N+1) 可用时存储在 FIFO 缓冲器中的转换数据 (N) 尚 被主机读取,则 FIFO 缓冲器 会更新并仍然保存先前的转换数据 (N),而 ADC 输出缓冲器现在保存新的转换数据 (N+1)。在这种情况下,ADC 输出缓冲器 (N+1) 和 FIFO 缓冲器 (N) 之间的数据内容不同。主机从 FIFO 缓冲器读取转换数据 N 后,FIFO 缓冲器将更新为转换数据 N+1。然后主机可以检索转换数据 N+1。
  • 如果存储在 FIFO 缓冲器中的转换数据 (N) 尚 被主机读取,但同时有两个 新的转换数据可用(即 ADC 输出缓冲器已使用转换数据 N+2 更新),则存在一种特殊情况。在这种情况下,在 ADC 输出缓冲器用转换结果 N+2 更新的同时,FIFO 缓冲器用转换结果 N+2 更新(即两个缓冲器现在保存相同的转换数据 N+2)。这意味着转换数据 N 和 N+1 丢失,主机无法再检索这些数据。

表 8-13 总结了新转换数据 (N+1) 可用时的 ADC 输出缓冲器和 FIFO 缓冲器操作。

表 8-13 新的转换数据可用:ADC 输出缓冲器和 FIFO 缓冲器的操作
SPI 历史记录 在时间 t = S 时可用的新转换数据 ADC 输出缓冲器内容 (t < tS) FIFO 缓冲器内容 (t < tS) ADC 输出缓冲器内容 (t > tS) FIFO 缓冲器内容 (t > tS)
FIFO 数据 N 已被主机读取 N+1 N+1 N+1
FIFO 数据 N 尚未被主机读取 N+1 N+1
FIFO 数据 N 尚未被主机读取 N+2 N+1 N N+2 N+2

以下三个示例使用简化符号说明了 ADC 输出和 FIFO 缓冲器的行为,以指示每个缓冲器中存储了哪些转换数据:[ADC 输出缓冲器中的样本数 | FIFO 缓冲器中的样本数]。

示例 1:主机在结果可用后立即读取转换结果

  • 当第一次转换(结果 1)完成时,该结果将同时置于 ADC 输出缓冲器和 FIFO 缓冲器中 [1 | 1]。
  • 如果主机在转换完成后立即读取转换结果 1,则缓冲器的内容保持为 [1 | 1]。如果需要,主机可以在转换结果 2 完成之前多次从 FIFO 缓冲器读取转换结果 1。
  • 当转换结果 2 完成时,结果再次置于 ADC 输出缓冲器和 FIFO 缓冲器中 [2 | 2]。
  • 如果主机在第三次转换完成之前读取结果,则会读取结果 2,缓冲器保持为 [2 | 2]。

示例 2:主机错过读取一个转换结果

  • 当第一次转换(结果 1)完成时,结果将同时置于 ADC 输出缓冲器和 FIFO 缓冲器中 [1 | 1]。
  • 如果主机在第二次转换完成之前错过了从 FIFO 缓冲器读取结果 1,则 ADC 输出缓冲器保存结果 2,FIFO 缓冲器仍然保存结果 1 [2 | 1]。
  • 如果主机现在在第三次转换完成之前读取数据,则会读取结果 1。缓冲器的内容随后更新为 [2 | 2]。
  • 主机的另一个转换数据读取请求会在 DOUT 上移出结果 2。缓冲器保持为 [2 | 2]。
  • 现在,当第三次转换完成时,两个缓冲器都会使用结果 3 进行更新 [3 | 3]。

示例 3:主机错过读取两个连续的转换结果

  • 当第一次转换(结果 1)完成时,结果将同时置于 ADC 输出缓冲器和 FIFO 缓冲器中 [1 | 1]。
  • 如果主机在第二次转换完成之前错过了从 FIFO 缓冲器读取结果 1,则 ADC 输出缓冲器保存结果 2,FIFO 缓冲器仍然保存结果 1 [2 | 1]。
  • 现在,如果第三次转换完成但主机仍未从 FIFO 缓冲器检索数据,则结果 3 将覆盖 ADC 输出和 FIFO 缓冲器中的数据 [3 | 3]。
  • 在这种情况下,转换结果 1 和结果 2 都会丢失,无法再被主机读取。

根据 ADC 的内部结构(包括 ADC 输出缓冲器和 FIFO 缓冲器),DRDY 引脚的行为如下所述:

  • 如果主机在每次新转换数据可用时读取转换数据,则 DRDY 将遵循数据就绪 (DRDY) 部分中所述的格式,具体取决于 MODE 寄存器中的 DRDY_FMT 位:当 DRDY_FMT 位为 0b 时,通过以下方式来指示新数据:DRDY 从高电平变为低电平并保持低电平直到所有转换数据移出器件,或者保持低电平并在下一次 DRDY 转换为低电平之前短暂变为高电平。当 DRDY_FMT 位为 1b 时,新数据由 DRDY 引脚上的短负脉冲指示。
  • 如果 DRDY_FMT 位为 0b 并且主机在下一次转换完成之前没有从 FIFO 缓冲器读取转换数据,则 DRDY 保持低电平,并在 DRDY 下一次转换为低电平之前短暂变为高电平(表示新的转换)。
  • 如果 DRDY_FMT 位为 1b 并且主机在下一次转换完成之前没有从 FIFO 缓冲器读取转换数据,则器件会跳过一个 DRDY 脉冲,并且在数据就绪后的第二个实例之前不提供另一个 DRDY 脉冲。因此,如果 DRDY_FMT 位为 1b 并且主机根本不读取转换数据,则 DRDY 引脚将以转换速率一半的速率进行切换。