ZHCSN84F January   2021  – October 2023 AM6411 , AM6412 , AM6421 , AM6422 , AM6441 , AM6442

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 Revision History
  6. 5 Device Comparison
    1. 5.1 Related Products
  7. 6 Terminal Configuration and Functions
    1. 6.1 Pin Diagrams
    2. 6.2 Pin Attributes
      1.      12
      2.      13
    3. 6.3 Signal Descriptions
      1.      15
      2. 6.3.1  ADC
        1. 6.3.1.1 MAIN Domain
          1.        18
      3. 6.3.2  CPSW3G
        1. 6.3.2.1 MAIN Domain
          1.        21
          2.        22
          3.        23
      4. 6.3.3  CPTS
        1. 6.3.3.1 MAIN Domain
          1.        26
          2.        27
      5. 6.3.4  DDRSS
        1. 6.3.4.1 MAIN Domain
          1.        30
      6. 6.3.5  ECAP
        1. 6.3.5.1 MAIN Domain
          1.        33
          2.        34
          3.        35
      7. 6.3.6  Emulation and Debug
        1. 6.3.6.1 MAIN Domain
          1.        38
        2. 6.3.6.2 MCU Domain
          1.        40
      8. 6.3.7  EPWM
        1. 6.3.7.1 MAIN Domain
          1.        43
          2.        44
          3.        45
          4.        46
          5.        47
          6.        48
          7.        49
          8.        50
          9.        51
          10.        52
      9. 6.3.8  EQEP
        1. 6.3.8.1 MAIN Domain
          1.        55
          2.        56
          3.        57
      10. 6.3.9  FSI
        1. 6.3.9.1 MAIN Domain
          1.        60
          2.        61
          3.        62
          4.        63
          5.        64
          6.        65
          7.        66
          8.        67
      11. 6.3.10 GPIO
        1. 6.3.10.1 MAIN Domain
          1.        70
          2.        71
        2. 6.3.10.2 MCU Domain
          1.        73
      12. 6.3.11 GPMC
        1. 6.3.11.1 MAIN Domain
          1.        76
      13. 6.3.12 I2C
        1. 6.3.12.1 MAIN Domain
          1.        79
          2.        80
          3.        81
          4.        82
        2. 6.3.12.2 MCU Domain
          1.        84
          2.        85
      14. 6.3.13 MCAN
        1. 6.3.13.1 MAIN Domain
          1.        88
          2.        89
      15. 6.3.14 MCSPI
        1. 6.3.14.1 MAIN Domain
          1.        92
          2.        93
          3.        94
          4.        95
          5.        96
        2. 6.3.14.2 MCU Domain
          1.        98
          2.        99
      16. 6.3.15 MDIO
        1. 6.3.15.1 MAIN Domain
          1.        102
      17. 6.3.16 MMC
        1. 6.3.16.1 MAIN Domain
          1.        105
          2.        106
      18. 6.3.17 OSPI
        1. 6.3.17.1 MAIN Domain
          1.        109
      19. 6.3.18 Power Supply
        1.       111
      20. 6.3.19 PRU_ICSSG
        1. 6.3.19.1 MAIN Domain
          1.        114
          2.        115
      21. 6.3.20 Reserved
        1.       117
      22. 6.3.21 SERDES
        1. 6.3.21.1 MAIN Domain
          1.        120
      23. 6.3.22 System and Miscellaneous
        1. 6.3.22.1 Boot Mode Configuration
          1. 6.3.22.1.1 MAIN Domain
            1.         124
        2. 6.3.22.2 Clock
          1. 6.3.22.2.1 MCU Domain
            1.         127
        3. 6.3.22.3 System
          1. 6.3.22.3.1 MAIN Domain
            1.         130
          2. 6.3.22.3.2 MCU Domain
            1.         132
        4. 6.3.22.4 VMON
          1.        134
      24. 6.3.23 TIMER
        1. 6.3.23.1 MAIN Domain
          1.        137
        2. 6.3.23.2 MCU Domain
          1.        139
      25. 6.3.24 UART
        1. 6.3.24.1 MAIN Domain
          1.        142
          2.        143
          3.        144
          4.        145
          5.        146
          6.        147
          7.        148
        2. 6.3.24.2 MCU Domain
          1.        150
          2.        151
      26. 6.3.25 USB
        1. 6.3.25.1 MAIN Domain
          1.        154
    4. 6.4 Pin Connectivity Requirements
  8. 7 Specifications
    1. 7.1  Absolute Maximum Ratings
    2. 7.2  ESD Ratings
    3. 7.3  Power-On Hours (POH)
    4. 7.4  Recommended Operating Conditions
    5. 7.5  Operating Performance Points
    6. 7.6  Power Consumption Summary
    7. 7.7  Electrical Characteristics
      1. 7.7.1  I2C Open-Drain, and Fail-Safe (I2C OD FS) Electrical Characteristics
      2. 7.7.2  Fail-Safe Reset (FS RESET) Electrical Characteristics
      3. 7.7.3  High-Frequency Oscillator (HFOSC) Electrical Characteristics
      4. 7.7.4  eMMCPHY Electrical Characteristics
      5. 7.7.5  SDIO Electrical Characteristics
      6. 7.7.6  LVCMOS Electrical Characteristics
      7. 7.7.7  ADC12B Electrical Characteristics
      8. 7.7.8  USB2PHY Electrical Characteristics
      9. 7.7.9  SerDes PHY Electrical Characteristics
      10. 7.7.10 DDR Electrical Characteristics
    8. 7.8  VPP Specifications for One-Time Programmable (OTP) eFuses
      1. 7.8.1 Recommended Operating Conditions for OTP eFuse Programming
      2. 7.8.2 Hardware Requirements
      3. 7.8.3 Programming Sequence
      4. 7.8.4 Impact to Your Hardware Warranty
    9. 7.9  Thermal Resistance Characteristics
      1. 7.9.1 Thermal Resistance Characteristics
    10. 7.10 Timing and Switching Characteristics
      1. 7.10.1 Timing Parameters and Information
      2. 7.10.2 Power Supply Requirements
        1. 7.10.2.1 Power Supply Slew Rate Requirement
        2. 7.10.2.2 Power Supply Sequencing
          1. 7.10.2.2.1 Power-Up Sequencing
          2. 7.10.2.2.2 Power-Down Sequencing
      3. 7.10.3 System Timing
        1. 7.10.3.1 Reset Timing
        2. 7.10.3.2 Safety Signal Timing
        3. 7.10.3.3 Clock Timing
      4. 7.10.4 Clock Specifications
        1. 7.10.4.1 Input Clocks / Oscillators
          1. 7.10.4.1.1 MCU_OSC0 Internal Oscillator Clock Source
            1. 7.10.4.1.1.1 Load Capacitance
            2. 7.10.4.1.1.2 Shunt Capacitance
          2. 7.10.4.1.2 MCU_OSC0 LVCMOS Digital Clock Source
        2. 7.10.4.2 Output Clocks
        3. 7.10.4.3 PLLs
        4. 7.10.4.4 Recommended System Precautions for Clock and Control Signal Transitions
      5. 7.10.5 Peripherals
        1. 7.10.5.1  CPSW3G
          1. 7.10.5.1.1 CPSW3G MDIO Timing
          2. 7.10.5.1.2 CPSW3G RMII Timing
          3. 7.10.5.1.3 CPSW3G RGMII Timing
          4. 7.10.5.1.4 CPSW3G IOSETs
        2. 7.10.5.2  DDRSS
        3. 7.10.5.3  ECAP
        4. 7.10.5.4  EPWM
        5. 7.10.5.5  EQEP
        6. 7.10.5.6  FSI
        7. 7.10.5.7  GPIO
        8. 7.10.5.8  GPMC
          1. 7.10.5.8.1 GPMC and NOR Flash — Synchronous Mode
          2. 7.10.5.8.2 GPMC and NOR Flash — Asynchronous Mode
          3. 7.10.5.8.3 GPMC and NAND Flash — Asynchronous Mode
          4. 7.10.5.8.4 GPMC0 IOSETs
        9. 7.10.5.9  I2C
        10. 7.10.5.10 MCAN
        11. 7.10.5.11 MCSPI
          1. 7.10.5.11.1 MCSPI — Controller Mode
          2. 7.10.5.11.2 MCSPI — Peripheral Mode
        12. 7.10.5.12 MMCSD
          1. 7.10.5.12.1 MMC0 - eMMC Interface
            1. 7.10.5.12.1.1 Legacy SDR Mode
            2. 7.10.5.12.1.2 High Speed SDR Mode
            3. 7.10.5.12.1.3 High Speed DDR Mode
            4. 7.10.5.12.1.4 HS200 Mode
          2. 7.10.5.12.2 MMC1 - SD/SDIO Interface
            1. 7.10.5.12.2.1 Default Speed Mode
            2. 7.10.5.12.2.2 High Speed Mode
            3. 7.10.5.12.2.3 UHS–I SDR12 Mode
            4. 7.10.5.12.2.4 UHS–I SDR25 Mode
            5. 7.10.5.12.2.5 UHS–I SDR50 Mode
            6. 7.10.5.12.2.6 UHS–I DDR50 Mode
            7. 7.10.5.12.2.7 UHS–I SDR104 Mode
        13. 7.10.5.13 CPTS
        14. 7.10.5.14 OSPI
          1. 7.10.5.14.1 OSPI0 PHY Mode
            1. 7.10.5.14.1.1 OSPI0 With PHY Data Training
            2. 7.10.5.14.1.2 OSPI0 Without Data Training
              1. 7.10.5.14.1.2.1 OSPI0 PHY SDR Timing
              2. 7.10.5.14.1.2.2 OSPI0 PHY DDR Timing
          2. 7.10.5.14.2 OSPI0 Tap Mode
            1. 7.10.5.14.2.1 OSPI0 Tap SDR Timing
            2. 7.10.5.14.2.2 OSPI0 Tap DDR Timing
        15. 7.10.5.15 PCIe
        16. 7.10.5.16 PRU_ICSSG
          1. 7.10.5.16.1 PRU_ICSSG Programmable Real-Time Unit (PRU)
            1. 7.10.5.16.1.1 PRU_ICSSG PRU Direct Output Mode Timing
            2. 7.10.5.16.1.2 PRU_ICSSG PRU Parallel Capture Mode Timing
            3. 7.10.5.16.1.3 PRU_ICSSG PRU Shift Mode Timing
            4. 7.10.5.16.1.4 PRU_ICSSG PRU Sigma Delta and Peripheral Interface
              1. 7.10.5.16.1.4.1 PRU_ICSSG PRU Sigma Delta and Peripheral Interface Timing
          2. 7.10.5.16.2 PRU_ICSSG Pulse Width Modulation (PWM)
            1. 7.10.5.16.2.1 PRU_ICSSG PWM Timing
          3. 7.10.5.16.3 PRU_ICSSG Industrial Ethernet Peripheral (IEP)
            1. 7.10.5.16.3.1 PRU_ICSSG IEP Timing
          4. 7.10.5.16.4 PRU_ICSSG Universal Asynchronous Receiver Transmitter (UART)
            1. 7.10.5.16.4.1 PRU_ICSSG UART Timing
          5. 7.10.5.16.5 PRU_ICSSG Enhanced Capture Peripheral (ECAP)
            1. 7.10.5.16.5.1 PRU_ICSSG ECAP Timing
          6. 7.10.5.16.6 PRU_ICSSG RGMII, MII_RT, and Switch
            1. 7.10.5.16.6.1 PRU_ICSSG MDIO Timing
            2. 7.10.5.16.6.2 PRU_ICSSG MII Timing
            3. 7.10.5.16.6.3 PRU_ICSSG RGMII Timing
        17. 7.10.5.17 Timers
        18. 7.10.5.18 UART
        19. 7.10.5.19 USB
      6. 7.10.6 Emulation and Debug
        1. 7.10.6.1 Trace
        2. 7.10.6.2 JTAG
  9. 8 Detailed Description
    1. 8.1 Overview
    2. 8.2 Processor Subsystems
      1. 8.2.1 Arm Cortex-A53 Subsystem
      2. 8.2.2 Arm Cortex-R5F Subsystem (R5FSS)
      3. 8.2.3 Arm Cortex-M4F (M4FSS)
    3. 8.3 Accelerators and Coprocessors
      1. 8.3.1 Programmable Real-Time Unit Subsystem and Industrial Communication Subsystem (PRU_ICSSG)
    4. 8.4 Other Subsystems
      1. 8.4.1 PDMA Controller
      2. 8.4.2 Peripherals
        1. 8.4.2.1  ADC
        2. 8.4.2.2  DCC
        3. 8.4.2.3  Dual Date Rate (DDR) External Memory Interface (DDRSS)
        4. 8.4.2.4  ECAP
        5. 8.4.2.5  EPWM
        6. 8.4.2.6  ELM
        7. 8.4.2.7  ESM
        8. 8.4.2.8  GPIO
        9. 8.4.2.9  EQEP
        10. 8.4.2.10 General-Purpose Memory Controller (GPMC)
        11. 8.4.2.11 I2C
        12. 8.4.2.12 MCAN
        13. 8.4.2.13 MCRC Controller
        14. 8.4.2.14 MCSPI
        15. 8.4.2.15 MMCSD
        16. 8.4.2.16 OSPI
        17. 8.4.2.17 Peripheral Component Interconnect Express (PCIe)
        18. 8.4.2.18 Serializer/Deserializer (SerDes) PHY
        19. 8.4.2.19 Real Time Interrupt (RTI/WWDT)
        20. 8.4.2.20 Dual Mode Timer (DMTIMER)
        21. 8.4.2.21 UART
        22. 8.4.2.22 Universal Serial Bus Subsystem (USBSS)
  10. 9 Applications, Implementation, and Layout
    1. 9.1 Device Connection and Layout Fundamentals
      1. 9.1.1 Power Supply
        1. 9.1.1.1 Power Supply Designs
        2. 9.1.1.2 Power Distribution Network Implementation Guidance
      2. 9.1.2 External Oscillator
      3. 9.1.3 JTAG, EMU, and TRACE
      4. 9.1.4 Unused Pins
    2. 9.2 Peripheral- and Interface-Specific Design Information
      1. 9.2.1 DDR Board Design and Layout Guidelines
      2. 9.2.2 OSPI/QSPI/SPI Board Design and Layout Guidelines
        1. 9.2.2.1 No Loopback, Internal PHY Loopback, and Internal Pad Loopback
        2. 9.2.2.2 External Board Loopback
        3. 9.2.2.3 DQS (only available in Octal SPI devices)
      3. 9.2.3 USB VBUS Design Guidelines
      4. 9.2.4 System Power Supply Monitor Design Guidelines
      5. 9.2.5 High Speed Differential Signal Routing Guidance
      6. 9.2.6 Thermal Solution Guidance
    3. 9.3 Clock Routing Guidelines
      1. 9.3.1 Oscillator Routing
  11. 10Device and Documentation Support
    1. 10.1 Device Nomenclature
      1. 10.1.1 Standard Package Symbolization
      2. 10.1.2 Device Naming Convention
    2. 10.2 Tools and Software
    3. 10.3 Documentation Support
    4. 10.4 支持资源
    5. 10.5 Trademarks
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11Mechanical, Packaging, and Orderable Information
    1. 11.1 Packaging Information

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ALV|441
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

处理器内核：

  • 1 个双核 64 位 Arm®Cortex®-A53 微处理器系统，性能高达 1.0GHz
    • 双核 Cortex-A53 集群（具有 256KB L2 共享缓存，包括 SECDED ECC）
    • 每个 A53 内核包含具有 SECDED ECC 功能的 32KB L1 DCache 和具有奇偶校验保护的 32KB L1 ICache
  • 最多 2 个双核 Arm®Cortex®-R5F MCU 子系统，工作频率高达 800MHz，集成用于实现实时处理
    • 双核 Arm®Cortex®-R5F 支持双核和单核模式
    • 每个 R5F 内核 32KB ICache、32KB DCache 和 64KB TCM，总共 256KB TCM，所有存储器上都有 SECDED ECC
  • 1 个单核 Arm®Cortex®-M4F MCU，高达 400MHz
    • 具有 SECDED ECC 的 256KB SRAM

工业子系统：

  • 2 个千兆位工业通信子系统 (PRU_ICSSG)
    • 支持 Profinet IRT、Profinet RT、EtherNet/IP、EtherCAT 和时间敏感网络 (TSN) 等等
    • 向后兼容 10/100Mb PRU_ICSS
    • 每个 PRU_ICSSG 包含：
      • 2 个以太网端口
        • MII (10/100)
        • RGMII (10/100/1000)
      • 每个 PRU_ICSSG 6 个 PRU RISC 内核，而每个内核具有：
        • 具有 ECC 的指令 RAM
        • 宽边 RAM
        • 具有可选累加器的乘法器 (MAC)
        • CRC16/32 硬件加速器
        • 用于大/小端字节序转换的字节交换
        • 用于 UDP 校验和的 SUM32 硬件加速器
        • 支持抢占的任务管理器
      • 三个具有 ECC 的数据 RAM
      • 8 组 30 x 32 位寄存器暂存区存储器
      • 中断控制器和任务管理器
      • 两个用于时间戳和其他时间同步功能的 64 位工业以太网外设 (IEP)
      • 18 个 Σ-Δ 滤波器
        • 短路逻辑
        • 过流逻辑
      • 6 个多协议位置编码器接口
      • 一个增强型捕捉模块 (ECAP)
      • 兼容 16550 且具有专用 192MHz 时钟的 UART，支持 12Mbps PROFIBUS

存储器子系统：

  • 具有 SECDED ECC 的高达 2MB 的片上 RAM (OCSRAM)：
    • 可以按 256KB 的增量分成更小的存储器组，多达 8 个独立的存储器组
    • 每个存储器组可分配给一个内核以简化软件任务分区
  • DDR 子系统 (DDRSS)
    • 支持 LPDDR4、DDR4 存储器类型
    • 具有内联 ECC 的 16 位数据总线
    • 支持高达 1600MT/s 的速度
  • 1 个通用存储器控制器 (GPMC)
    • 具有 133MHz 时钟的 16 位并行总线或
    • 具有 100MHz 时钟的 32 位并行总线
    • 错误定位模块 (ELM) 支持

片上系统 (SoC) 服务：

  • 设备管理安全控制器 (DMSC-L)
    • 集中式 SoC 系统控制器
    • 管理系统服务，包括初始引导、信息安全、和时钟/复位/电源管理
    • 通过消息管理器与各种处理单元通信
    • 简化的接口可优化未使用的外设

  • 数据移动子系统 (DMSS)

    • 块复制 DMA (BCDMA)
    • 数据包 DMA (PKTDMA)
    • 安全代理 (SEC_PROXY)
    • 环形加速器 (RINGACC)

信息安全：

  • 支持安全启动
    • 硬件强制可信根 (ROT)
    • 支持通过备用密钥转换 RoT
    • 支持接管保护、IP 保护和防回滚保护
  • 支持可信执行环境 (TEE)
    • 基于 Arm TrustZone® 的 TEE
    • 安全监视器/计时器/IPC
    • 可实现隔离的广泛防火墙支持
    • 安全存储支持
    • 支持回放保护存储器块 (RPMB)
  • 用于密钥和安全管理的安全协处理器 (DMSC-L)，具有用于确保安全的专用设备级互连
  • 支持加密加速
    • 会话感知型加密引擎可基于输入数据流自动切换密钥材料
      • 支持加密内核
    • AES – 128/192/256 位密钥大小
    • SHA2 – 224/256/384/512 位密钥大小
    • 具有真随机数生成器的 DRBG
    • 可在 RSA/ECC 处理中提供帮助的 PKA（公钥加速器），支持安全启动
  • 调试安全性
    • 受安全软件控制的调试访问
    • 安全感知调试

高速接口：

  • 1 个集成以太网交换机 (CPSW3G) 支持：
    • 多达 2 个以太网端口
      • RMII (10/100)
      • RGMII (10/100/1000)
    • IEEE 1588（2008 附件 D、E 和 F）及 802.1AS PTP
    • 第 45 条 MDIO PHY 管理规范
    • 节能以太网 (802.3az)
  • 1 个 PCI-Express® 第 2 代控制器 (PCIE)
    • 支持第 2 代运行
    • 支持单通道运行
  • 1 个 USB 3.1 双角色器件 (DRD) 子系统 (USBSS)
    • 可配置为 USB 主机、
      USB 器件或
      USB 双角色器件的端口
    • USB 器件：高速 (480Mbps) 和
      全速 (12Mbps)
    • USB 主机：SuperSpeed 第 1 代 (5Gbps)、
      高速 (480Mbps)、
      全速 (12Mbps) 和
      低速 (1.5Mbps)

通用连接：

  • 6 个内部集成电路 (I2C) 端口
  • 9 个可配置的通用异步接收/发送 (UART) 模块
  • 1 个可配置为八通道 SPI (OSPI) 闪存接口或一个四通道 SPI (QSPI) 的闪存子系统 (FSS)
  • 1 个 12 位模数转换器 (ADC)
    • 高达 4MSPS
    • 8 个多路复用模拟输入
  • 7 个多通道串行外设接口 (MCSPI) 控制器
  • 6 个快速串行接口接收器 (FSI_RX) 内核
  • 2 个快速串行接口发送器 (FSI_TX) 内核
  • 3 个通用 I/O (GPIO) 模块

控制接口：

  • 9 个增强型脉冲宽度调制器 (EPWM) 模块
  • 3 个增强型捕捉 (ECAP) 模块
  • 3 个增强型正交编码器脉冲 (EQEP) 模块
  • 2 个模块化控制器区域网 (MCAN) 模块，具有或不具有完整 CAN-FD 支持

媒体和数据存储：

  • 2 个多媒体卡/安全数字 (MMC/SD/SDIO) 接口
    • 一个 4 位，用于 SD/SDIO；
    • 一个 8 位，用于 eMMC
    • 适用于高速卡在 3.3V 至 1.8V 电压之间切换的集成模拟开关

电源管理：

  • 的简化电源序列
  • 集成的 SDIO LDO 可为 SD 接口处理自动电压转换
  • 集成了电压监控器，可对过欠压状态进行安全监控
  • 集成了电源干扰检测器，可检测快速电源瞬变

功能安全：

  • 以功能安全合规型为目标
    • 专为功能安全应用开发
    • 将提供相关文档来协助进行符合 IEC 61508 标准的功能安全系统设计
    • 系统功能符合 SIL 3 等级
    • 硬件完整性高达 SIL 2 目标等级
    • 安全相关认证
      • 计划通过 IEC 61508 认证
  • 功能安全特性
    • 计算临界存储器具有 ECC 或奇偶校验
    • 部分内部总线互连具有 ECC 和奇偶校验
    • 针对 CPU 和片上 RAM 的内置自检 (BIST)
    • 带有错误引脚的错误信令模块 (ESM)
    • 运行时安全诊断，电压、温度和时钟监控，窗口式看门狗计时器，用于存储器完整性检查的 CRC 引擎
    • 专用 MCU 域存储器、接口和 M4F 内核，能够与具有防止干扰 (FFI) 功能的更大 SoC 隔离
      • 独立互连
      • 防火墙和超时垫圈
      • 专用 PLL
      • 专用 I/O 电源
      • 单独复位

SoC 架构：

  • 支持从 UART、I2C、OSPI/QSPI 闪存、SPI 闪存、并行 NOR 闪存、并行 NAND 闪存、SD、eMMC、USB、PCIe 和以太网接口进行主引导
  • 16nm FinFET 技术
  • 17.2mm x 17.2mm、0.8mm 间距、441 引脚 BGA 封装