ZHCSOT2D January   2022  – May 2025 AFE7906

PRODUCTION DATA  

  1.   1
  2. 1特性
  3. 2应用
  4. 3说明
  5. 4规格
    1. 4.1  绝对最大额定值
    2. 4.2  ESD 等级
    3. 4.3  建议运行条件
    4. 4.4  热性能信息
    5. 4.5  RF ADC 电气特性
    6. 4.6  PLL/VCO/时钟电气特性
    7. 4.7  数字电气特性
    8. 4.8  电源电气特性
    9. 4.9  时序要求
    10. 4.10 开关特性
    11. 4.11 典型特性
      1. 4.11.1 30 MHz 和 400 MHz 下的 RX 典型特性
      2. 4.11.2 800 MHz 下的 RX 典型特性
      3. 4.11.3 1.75 GHz 至 1.9 GHz 下的 RX 典型特性
      4. 4.11.4 2.6 GHz 下的 RX 典型特性
      5. 4.11.5 3.5 GHz 下的 RX 典型特性
      6. 4.11.6 4.9 GHz 下的 RX 典型特性
      7. 4.11.7 6.8GHz 下的 RX 典型特性
      8. 4.11.8 PLL 和时钟典型特性
  6. 5器件和文档支持
    1. 5.1 接收文档更新通知
    2. 5.2 支持资源
    3. 5.3 商标
    4. 5.4 静电放电警告
    5. 5.5 术语表
  7. 6修订历史记录
  8. 7机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

时序要求

TA = +25°C 时的典型值,整个温度范围为 TA,MIN = -40°C 至 TJ,MAX = +110°C;fADC = 2949.12MSPS;标称电源;单音幅度为 -1dBFS;DSA 衰减 = 0dB;串行器/解串器速率 = 24.33Gbps;除非另有说明。
最小值 标称值 最大值 单位
时序:SYSREF+/-
ts(SYSREF) 建立时间,SYSREF+/- 有效至 CLK+/- 上升沿 50 ps
th(SYSREF) 保持时间,CLK+/- 上升沿之后 SYSREF+/- 有效 50 ps
时序:串行端口
ts(SENB) 建立时间,SENB 至 SCLK 上升沿 15 ns
th(SENB) 保持时间,SCLK 最后一个上升沿之后的 SENB(1) 5 + tSCLK ns
ts(SDIO) 建立时间,SDIO 有效至 SCLK 上升沿 15 ns
th(SDIO) 保持时间,SCLK 上升沿之后 SDIO 有效 5 ns
t(SCLK)_W 最小 SCLK 周期:寄存器写入 25 ns
t(SCLK)_R 最小 SCLK 周期:寄存器读取 50 ns
td(data_out) SCLK 下降沿之后的最小数据输出延迟 0 ns
SCLK 下降沿之后的最大数据输出延迟 15 ns
tRESET 最小 RESETZ 脉冲宽度 1 ms
SDEN\\需要在最后一个 SCLK 边沿再保持一个额外的时钟周期