ZHCSE95C October   2015  – April 2026 ADS9110

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性
    6. 5.6  时序要求：转换周期
    7. 5.7  时序要求：异步复位、NAP 和 PD
    8. 5.8  时序要求：SPI 兼容串行接口
    9. 5.9  时序要求：源同步串行接口（外部时钟）
    10. 5.10 时序要求：源同步串行接口（内部时钟）
    11. 5.11 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 转换器模块
        1. 6.3.1.1 采样保持电路
        2. 6.3.1.2 外部基准源
        3. 6.3.1.3 内部振荡器
        4. 6.3.1.4 ADC 传递函数
      2. 6.3.2 接口模块
    4. 6.4 器件功能模式
      1. 6.4.1 RST 状态
      2. 6.4.2 ACQ 状态
      3. 6.4.3 CNV 状态
    5. 6.5 编程
      1. 6.5.1 数据传输帧
      2. 6.5.2 交错式转换周期和数据传输帧
      3. 6.5.3 数据传输协议
        1. 6.5.3.1 配置器件的协议
        2. 6.5.3.2 从器件读取数据时使用的协议
          1. 6.5.3.2.1 传统 SPI 兼容 (SYS-xy-S) 协议
          2. 6.5.3.2.2 具有总线宽度选项的 SPI 兼容协议
          3. 6.5.3.2.3 源同步 (SRC) 协议
            1. 6.5.3.2.3.1 采用 SRC 协议的输出时钟源选项
            2. 6.5.3.2.3.2 采用 SRC 协议的总线宽度选项
            3. 6.5.3.2.3.3 采用 SRC 协议的输出数据速率选项
      4. 6.5.4 器件设置
        1. 6.5.4.1 单个器件：所有 multiSPI™ 选项
        2. 6.5.4.2 单个器件：标准 SPI 接口的最小引脚数
        3. 6.5.4.3 多个器件：菊花链拓扑
        4. 6.5.4.4 多个器件：星型拓扑
    6. 6.6 寄存器映射
      1. 6.6.1 器件配置和寄存器映射
        1. 6.6.1.1 PD_CNTL 寄存器（地址 = 010h）
        2. 6.6.1.2 SDI_CNTL 寄存器（地址 = 014h）
        3. 6.6.1.3 SDO_CNTL 寄存器（地址 = 018h）
        4. 6.6.1.4 DATA_CNTL 寄存器（地址 = 01Ch）
  8. 7 应用和实施
    1. 7.1 应用信息
      1. 7.1.1 ADC 输入驱动器
      2. 7.1.2 输入放大器选型
      3. 7.1.3 电荷反冲滤波器
      4. 7.1.4 ADC 基准驱动器
    2. 7.2 典型应用
      1. 7.2.1 使用差分输入实现超低失真和噪声性能的数据采集 (DAQ) 电路
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
        3. 7.2.1.3 应用曲线
      2. 7.2.2 具有 FDA 输入驱动器和单端或差分输入的 DAQ 电路
        1. 7.2.2.1 设计要求
        2. 7.2.2.2 详细设计过程
        3. 7.2.2.3 应用曲线
  9. 8 电源相关建议
    1. 8.1 电源去耦
    2. 8.2 节能
      1. 8.2.1 NAP 模式
      2. 8.2.2 PD 模式
  10. 9 布局
    1. 9.1 布局指南
      1. 9.1.1 信号路径
      2. 9.1.2 接地和 PCB 堆叠
      3. 9.1.3 电源去耦
      4. 9.1.4 基准解耦
      5. 9.1.5 差动输入去耦合
    2. 9.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.5.3 数据传输协议

该器件具有 multiSPI™ 接口，借助该接口，主机控制器能够以较慢的 SCLK 速度运行，并仍然以更快的响应时间实现所需的周期时间。multiSPI™ 接口模块提供两个选项来降低数据传输所需的 SCLK 速度：

  1. 其中一个选项可增加输出数据总线的宽度
  2. 另一个选项支持双倍数据速率 (DDR) 传输

这两个选项可以结合使用，以进一步降低 SCLK 速度。

图 6-15 显示了典型串行通信中主机控制器和器件之间的延迟。

ADS9110 串行通信延迟图 6-15 串行通信延迟

如果 tpcb_CK 和 tpcb_SDO 是 PCB 布线针对串行时钟和 SDO 信号引入的延迟，td_CKDO 是器件的时钟到数据延迟，td_ISO 是数字隔离器引入的传播延迟，tsu_h 是主机控制器的建立时间规格，则路径中的总延迟由方程式 11 指定：

方程式 11. ADS9110

在标准 SPI 协议中，主机控制器和器件在备用 SCLK 边沿启动和捕获数据位。因此，td_Total_serial 延迟必须始终小于 SCLK 持续时间的一半。方程式 12 显示了 SPI 协议支持的最快时钟。

方程式 12. ADS9110

如果 td_total_serial 延迟的值较大，则会限制 SPI 协议的最大 SCLK 速度，从而导致读取和响应时间增加，并可能延长周期时间。为了消除对 SCLK 速度的这种限制，multiSPI™ 接口模块支持 ADC 时钟主模式或源同步运行模式。

如图 6-16 中所示，在 ADC 时钟主模式或源同步模式下，器件可提供同步输出时钟（在 RVS 引脚上）以及输出数据（在 SDO-x 引脚上）。

对于可以忽略不计的 toff_STRDO 值，源同步数据传输路径中的总延迟由方程式 13 指定：

方程式 13. ADS9110

如方程式 11 和方程式 13 中所示，ADC-时钟主模式或源同步模式完全消除了隔离器延迟 (td_ISO) 和时钟到数据延迟 (td_CKDO) 的影响，这些延迟通常是整体延迟计算的最大影响因素。

ADS9110 源同步通信延迟图 6-16 源同步通信延迟

此外，tpcb_RVS 和 tpcb_SDO 的实际值也无关紧要。在大多数情况下，通过在 PCB 上将 RVS 和 SDO 线路布线在一起，可以尽可能减少 td_total_srcsync 延迟。因此，ADC-时钟主模式或源同步模式能够使主机控制器和器件之间的数据传输以更高的 SCLK 速度进行。