ZHCSE95C October   2015  – April 2026 ADS9110

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性
    6. 5.6  时序要求：转换周期
    7. 5.7  时序要求：异步复位、NAP 和 PD
    8. 5.8  时序要求：SPI 兼容串行接口
    9. 5.9  时序要求：源同步串行接口（外部时钟）
    10. 5.10 时序要求：源同步串行接口（内部时钟）
    11. 5.11 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 转换器模块
        1. 6.3.1.1 采样保持电路
        2. 6.3.1.2 外部基准源
        3. 6.3.1.3 内部振荡器
        4. 6.3.1.4 ADC 传递函数
      2. 6.3.2 接口模块
    4. 6.4 器件功能模式
      1. 6.4.1 RST 状态
      2. 6.4.2 ACQ 状态
      3. 6.4.3 CNV 状态
    5. 6.5 编程
      1. 6.5.1 数据传输帧
      2. 6.5.2 交错式转换周期和数据传输帧
      3. 6.5.3 数据传输协议
        1. 6.5.3.1 配置器件的协议
        2. 6.5.3.2 从器件读取数据时使用的协议
          1. 6.5.3.2.1 传统 SPI 兼容 (SYS-xy-S) 协议
          2. 6.5.3.2.2 具有总线宽度选项的 SPI 兼容协议
          3. 6.5.3.2.3 源同步 (SRC) 协议
            1. 6.5.3.2.3.1 采用 SRC 协议的输出时钟源选项
            2. 6.5.3.2.3.2 采用 SRC 协议的总线宽度选项
            3. 6.5.3.2.3.3 采用 SRC 协议的输出数据速率选项
      4. 6.5.4 器件设置
        1. 6.5.4.1 单个器件：所有 multiSPI™ 选项
        2. 6.5.4.2 单个器件：标准 SPI 接口的最小引脚数
        3. 6.5.4.3 多个器件：菊花链拓扑
        4. 6.5.4.4 多个器件：星型拓扑
    6. 6.6 寄存器映射
      1. 6.6.1 器件配置和寄存器映射
        1. 6.6.1.1 PD_CNTL 寄存器（地址 = 010h）
        2. 6.6.1.2 SDI_CNTL 寄存器（地址 = 014h）
        3. 6.6.1.3 SDO_CNTL 寄存器（地址 = 018h）
        4. 6.6.1.4 DATA_CNTL 寄存器（地址 = 01Ch）
  8. 7 应用和实施
    1. 7.1 应用信息
      1. 7.1.1 ADC 输入驱动器
      2. 7.1.2 输入放大器选型
      3. 7.1.3 电荷反冲滤波器
      4. 7.1.4 ADC 基准驱动器
    2. 7.2 典型应用
      1. 7.2.1 使用差分输入实现超低失真和噪声性能的数据采集 (DAQ) 电路
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
        3. 7.2.1.3 应用曲线
      2. 7.2.2 具有 FDA 输入驱动器和单端或差分输入的 DAQ 电路
        1. 7.2.2.1 设计要求
        2. 7.2.2.2 详细设计过程
        3. 7.2.2.3 应用曲线
  9. 8 电源相关建议
    1. 8.1 电源去耦
    2. 8.2 节能
      1. 8.2.1 NAP 模式
      2. 8.2.2 PD 模式
  10. 9 布局
    1. 9.1 布局指南
      1. 9.1.1 信号路径
      2. 9.1.2 接地和 PCB 堆叠
      3. 9.1.3 电源去耦
      4. 9.1.4 基准解耦
      5. 9.1.5 差动输入去耦合
    2. 9.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息
6.5.3.2.2 具有总线宽度选项的 SPI 兼容协议

在使用四种与 SPI 兼容的传统协议中的任何一种工作时，该器件提供了一个选项，可将 SDO 总线宽度从一位（默认配置，单路 SDO）增加到两位（双路 SDO）或四位（四路 SDO）。

设置 SDO_CNTL 寄存器中的 SDO_WIDTH[1:0] 位，以选择 SDO 总线宽度。

在双路 SDO 模式 (SDO_WIDTH[1:0] = 10b) 下，将在每个 SCLK 启动沿上的两个 SDO 引脚（SDO-0 和 SDO-1）上启动两位数据。

在四路 SDO 模式 (SDO_WIDTH[1:0] = 11b) 下，将在每个 SCLK 启动沿上的四个 SDO 引脚（SDO-0、SDO-1、SDO-2 和 SDO-3）上启动四位数据。

SCLK 启动沿取决于 SPI 协议选择（如表 6-6 中所示）。

表 6-6 具有总线宽度选项的 SPI 兼容协议
协议 SCLK 极性
（在 CS 下降沿）		 SCLK 相位
（捕捉边沿）		 MSB 位启动边沿 SDI_CNTL SDO_CNTL #SCLK
（最优读取帧）		 示意图
SPI-00-D 低 上升 CS 下降 00h 08h 9 图 6-25
SPI-01-D 低 下降 第一个 SCLK 上升沿 01h 08h 9 图 6-26
SPI-10-D 高 下降 CS 下降 02h 08h 9 图 6-27
SPI-11-D 高 上升 第一个 SCLK 下降沿 03h 08h 9 图 6-28
SPI-00-Q 低 上升 CS 下降 00h 0Ch 5 图 6-29
SPI-01-Q 低 下降 第一个 SCLK 上升沿 01h 0Ch 5 图 6-30
SPI-10-Q 高 下降 CS 下降 02h 0Ch 5
SPI-11-Q 高 上升 第一个 SCLK 下降沿 03h 0Ch 5 图 6-32

当使用任何 SPI 兼容协议时，RVS 输出在整个数据传输帧内保持低电平；参见时序要求：SPI 兼容串行接口表，了解相关时序参数。

图 6-25 至图 6-32 展示了较宽的数据总线如何允许主机控制器使用较短的数据传输帧来读取输出数据字的所有 20 位。表 6-6 显示了针对不同输出协议选择，最优读取帧中所需的 SCLK 数量。

注：

当 SDO_CNTL[7:0] ≠ 00h 时，长数据传输帧不会导致菊花链运行。在 SDO 引脚上，20 位输出数据字后紧跟 0 位。

ADS9110 SPI-00-D 协议图 6-25 SPI-00-D 协议
ADS9110 SPI-10-D 协议图 6-27 SPI-10-D 协议
ADS9110 SPI-00-Q 协议图 6-29 SPI-00-Q 协议
ADS9110 SPI-10-Q 协议图 6-31 SPI-10-Q 协议
ADS9110 SPI-01-D 协议图 6-26 SPI-01-D 协议
ADS9110 SPI-11-D 协议图 6-28 SPI-11-D 协议
ADS9110 SPI-01-Q 协议图 6-30 SPI-01-Q 协议
ADS9110 SPI-11-Q 协议图 6-32 SPI-11-Q 协议