ZHCSE95C October 2015 – April 2026 ADS9110
PRODUCTION DATA
6.5.2 交错式转换周期和数据传输帧
主机控制器可以通过交错执行转换周期和数据传输帧，来以所需的吞吐量运行 ADS9110。
器件的周期时间 tcycle 是主机控制器提供的两个连续 CONVST 上升沿之间的时间差。器件的响应时间 tresp 是主机控制器启动转换 C 和主机控制器接收转换 C 的完整结果之间的时间差。
图 6-12 展示了三个转换周期 C、C+1 和 C+2。转换 C 由 CONVST 上升沿在 t = 0 时间启动，转换结果可在 tconv 时间用于数据传输。但是，此结果仅在后续 CS 下降沿加载到 ODR 中。该 CS 下降沿必须在转换 C+1 完成之前（即在 tcycle + tconv 时间之前）提供。
为达到额定性能规范，主机控制器必须确保在静默采集时间 (tqt_acq) 和静默孔径时间 (td_cnvcap) 内不会切换数字信号，如图 6-12 中所示。td_cnvcap 期间的任何噪声都会对正在进行的转换的结果产生负面影响，而 tqt_acq 期间的任何噪声都会对后续采样产生负面影响（进而影响其转换结果）。
图 6-12 数据传输区域这种架构允许两个不同的区域（zone1 和 zone2）为每次转换传输数据。转换 C 的 Zone1 和 zone2 在表 6-3 中定义。
| 区域 | 开始时间 | 结束时间 |
|---|---|---|
| 转换 C 的 Zone1 |  |  |
| 转换 C 的 Zone2 |  |  |
响应时间包括转换时间和数据传输时间，因此是所选数据传输区域的函数。
图 6-13 和图 6-14 分别展示了 zone1 和 zone2 中三个转换周期（C、C+1 和 C+2）与三个数据传输帧（F、F+1 和 F+2）的交错执行方式。
图 6-13 Zone1 数据传输
图 6-14 Zone2 数据传输要实现周期时间 tcycle，zone1 中的读取时间需由方程式 5 指定：
对于最优读取帧，方程式 5 产生的 SCLK 频率由方程式 6 指定：
然后，zone1 数据传输实现由方程式 7 定义的响应时间：
例如，当以 2MSPS 的最大吞吐量运行 ADS9110 时，如果 zone1 中的数据传输在 135ns 内完成，则主机控制器可实现 500ns 响应时间。但是，为了实现此响应时间，SCLK 频率必须大于 133MHz。
请注意，该器件不支持此类高 SCLK 速度。
zone2 中的数据传输可以在相同的周期时间内实现较低的 SCLK 速度。zone2 中的读取时间由方程式 8 指定：
对于最优数据传输帧，方程式 8 产生的 SCLK 频率由方程式 9 指定：
然后，zone2 数据传输实现由方程式 10 定义的响应时间：
例如，主机控制器可以使用 zone2 数据传输，在 39MHz SCLK 的频率下（读取时间为 465ns），以 2MSPS 的最大吞吐量运行 ADS9110。但是，zone2 数据传输会使响应时间接近 1µs。
tread-Z1 和 tread-Z2 没有上限，但是，这些读取时间的任何增加都将增加响应时间，并可能增加周期时间。
对于给定周期时间，zone1 数据传输显然可以实现更快的响应时间，但也需要更高的 SCLK 速度（如方程式 5、方程式 6 和方程式 7 中所示），而 zone2 数据传输显然需要较低的 SCLK 速度，同时支持较慢的响应时间（如方程式 8、方程式 9 和方程式 10 中所示）。
此外，数据传输帧可以从 zone1 开始，然后扩展到 zone2；但是，主机控制器必须确保在 tqt_acq 和 td_cnvcap 时间间隔内不会发生数字转换。