ZHCSEE8B December   2015  – April 2017 ADC14X250

PRODUCTION DATA.  

  1. 1 特性
  2. 2 应用范围
  3. 3 说明
  4. 4 修订历史记录
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1  Absolute Maximum Ratings
    2. 6.2  ESD Ratings
    3. 6.3  Recommended Operating Conditions
    4. 6.4  Thermal Information
    5. 6.5  Electrical Characteristics: Static Converter Performance
    6. 6.6  Electrical Characteristics: Dynamic Converter Performance
    7. 6.7  Electrical Characteristics: Power Supply
    8. 6.8  Electrical Characteristics: Analog Interface
    9. 6.9  Digital Input Characteristics
    10. 6.10 Electrical Characteristics: Serial Data Output Interface
    11. 6.11 Electrical Characteristics: Digital Input
    12. 6.12 Timing Requirements
    13. 6.13 Typical Characteristics
  7. 7 Parameter Measurement Information
    1. 7.1 JESD204B Interface Functional Characteristics
  8. 8 Detailed Description
    1. 8.1 Overview
    2. 8.2 Functional Block Diagram
    3. 8.3 Feature Description
      1. 8.3.1  Amplitude and Phase Imbalance Correction of Differential Analog Input
      2. 8.3.2  Input Clock Divider
      3. 8.3.3  SYSREF Offset Feature and Detection Gate
      4. 8.3.4  DC Offset Correction
      5. 8.3.5  Serial Differential Output Drivers
        1. 8.3.5.1 De-Emphasis Equalization
      6. 8.3.6  ADC Core Calibration
      7. 8.3.7  Data Format
      8. 8.3.8  JESD204B Supported Features
      9. 8.3.9  Transport Layer Configuration
        1. 8.3.9.1 Lane Configuration
        2. 8.3.9.2 Frame Format
        3. 8.3.9.3 ILA Information
      10. 8.3.10 Test Pattern Sequences
      11. 8.3.11 JESD204B Link Initialization
        1. 8.3.11.1 Frame Alignment
        2. 8.3.11.2 Code Group Synchronization
      12. 8.3.12 Sync~ Signal Selection
      13. 8.3.13 SPI
    4. 8.4 Device Functional Modes
      1. 8.4.1 Power-Down and Sleep Modes
    5. 8.5 Register Map
      1. 8.5.1 Register Descriptions
        1. 8.5.1.1  CONFIG_A, [Address: 0x0000], [Default: 0x3C]
        2. 8.5.1.2  DEVICE CONFIG, [Address: 0x0002], [Default: 0x00]
        3. 8.5.1.3  CHIP_TYPE, [Address: 0x0003], [Default: 0x03]
        4. 8.5.1.4  CHIP_ID, [Address: 0x0005, 0x0004], [Default: 0x00, 0x01]
        5. 8.5.1.5  CHIP_VERSION, [Address: 0x0006], [Default: 0x00]
        6. 8.5.1.6  VENDOR_ID, [Address: 0x000D, 0x000C], [Default: 0x04, 0x51]
        7. 8.5.1.7  SPI_CFG, [Address: 0x0010], [Default: 0x01]
        8. 8.5.1.8  OM1 (Operational Mode 1), [Address: 0x0012], [Default: 0x81]
        9. 8.5.1.9  OM2 (Operational Mode 2), [Address: 0x0013], [Default: 0x20]
        10. 8.5.1.10 IMB_ADJ (Imbalance Adjust), [Address: 0x0014], [Default: 0x00]
        11. 8.5.1.11 DC_MODE (DC Offset Correction Mode), [Address: 0x003D], [Default: 0x00]
        12. 8.5.1.12 SER_CFG (Serial Lane Transmitter Configuration), [Address: 0x0047], [Default: 0x00]
        13. 8.5.1.13 JESD_CTRL1 (JESD Configuration Control 1) , [Address: 0x0060], [Default: 0x7D]
        14. 8.5.1.14 JESD_CTRL2 (JESD Configuration Control 2), [Address: 0x0061], [Default: 0x00]
        15. 8.5.1.15 JESD_RSTEP (JESD Ramp Pattern Step), [Addresses: 0x0063, 0x0062], [Default: 0x00, 0x01]
        16. 8.5.1.16 JESD_STATUS (JESD Link Status), [Address: 0x006C], [Default: N/A]
  9. 9 Application and Implementation
    1. 9.1 Application Information
      1. 9.1.1 Analog Input Considerations
        1. 9.1.1.1 Differential Analog Inputs and Full Scale Range
        2. 9.1.1.2 Analog Input Network Model
        3. 9.1.1.3 Input Bandwidth
        4. 9.1.1.4 Driving the Analog Input
        5. 9.1.1.5 Clipping
      2. 9.1.2 CLKIN, SYSREF, and SYNCb Input Considerations
        1. 9.1.2.1 Driving the CLKIN+ and CLKIN- Input
        2. 9.1.2.2 Clock Noise and Edge Rate
        3. 9.1.2.3 Driving the SYSREF Input
        4. 9.1.2.4 SYSREF Signaling
        5. 9.1.2.5 SYSREF Timing
        6. 9.1.2.6 Effectively Using the SYSREF Offset and Detection Gate Features
        7. 9.1.2.7 Driving the SYNCb Input
      3. 9.1.3 Output Serial Interface Considerations
        1. 9.1.3.1 Output Serial-Lane Interface
        2. 9.1.3.2 Voltage Swing and De-Emphasis Optimization
        3. 9.1.3.3 Minimizing EMI
      4. 9.1.4 JESD204B System Considerations
        1. 9.1.4.1 Frame and LMFC Clock Alignment Procedure
        2. 9.1.4.2 Link Interruption
        3. 9.1.4.3 Clock Configuration Examples
        4. 9.1.4.4 Configuring the JESD204B Receiver
      5. 9.1.5 SPI
    2. 9.2 Typical Applications
      1. 9.2.1 Design Requirements
      2. 9.2.2 Design Procedure
      3. 9.2.3 Application Performance Plot
      4. 9.2.4 Systems Example
  10. 10Power Supply Recommendations
    1. 10.1 Power Supply Design
    2. 10.2 Decoupling
  11. 11Layout
    1. 11.1 Layout Guidelines
      1. 11.1.1 Layout Example
      2. 11.1.2 Thermal Considerations
  12. 12器件和文档支持
    1. 12.1 器件支持
      1. 12.1.1 相关文档
        1. 12.1.1.1 技术规格定义
        2. 12.1.1.2 JESD204B 定义
    2. 12.2 接收文档更新通知
    3. 12.3 社区资源
    4. 12.4 商标
    5. 12.5 静电放电警告
    6. 12.6 Glossary
  13. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

12 器件和文档支持

12.1 器件支持

12.1.1 相关文档

请参见隔离术语表 (SLLA353)

12.1.1.1 技术规格定义

    3dB 带宽 是频率的测量值，在这一频率上，相对于施加在器件输入引脚上的差分电压信号，重建输出基频从其低频值偏离 3dB。
    孔径延迟 是时钟的上升边沿到获得或保持转换所需输入信号的时间延迟。
    孔径抖动（孔径不确定性） 是采样与采样之间的孔径延迟变化。
    时钟占空比 是一个周期内重复数字波形为高电平的时间与一个周期总时长的比。这里的技术规格是指 ADC 时钟输入信号。
    共模电压 (VCM) 是施加在 ADC 差分输入两个端子上的共直流电压。
    共模抑制比 (CMRR) 是采样频谱内单音寄生信号的幅度（将 ADC 模拟输入视为峰值电压量）与同时出现在差分模拟输入（此输入作为生成寄生信号的共模信号）正负端子上正弦波的峰值电压摆幅的比。通常情况下，CMRR 的单位为分贝 [dB]。
    微分非线性 (DNL) 是到 1 个最低有效位 (LSB) 的理想步长尺寸的最大偏差测量值。
    增益变化 是转换器增益的预计标准偏差，此转换器进行部件或通道之间的施加电压到输出代码的转换。
    积分非线性 (INL) 是每个独立代码到最佳拟合直线偏差的测量值。任意指定代码到这条直线的偏差是代码值中央的测量值。
    互调失真 (IMD) 是由于两个正弦频率同时被施加到 ADC 输入上所产生的额外频谱分量。它将邻近输入音的最大互调乘积的功率量化，表示单位为 dBFS。(It quantifies the power of the largest intermodulation product adjacent to the input tones, expressed in dBFS.)
    最低有效位 (LSB) 是所有位中具有最小值或最低权重的位。这个值为 VFS / 2n，在这里，VFS 是满量程输入电压，而 n 是单位为位的 ADC 分辨率。
    丢码 是那些没有出现在 ADC 输出上的输出代码。ADC14X250 器件不含丢码。
    最高有效位 (MSB) 是具有最大值或最高权重的位。它的值是满量程的一半。
    偏移误差 是代码 8191LSB 和 8192LSB 偏移二进制数据格式转换所需的两输入电压之差 (VIN+ - VIN-)。
    电源敏感度 是电源对噪声的敏感度的测量值。在其技术规格内，电源经 100mV，500kHz 正弦波调制，在测量频谱中产生的寄生信号。敏感度的表示方法相对于可能的满量程正弦波的功率 [dBFS] 。
    采样到串行输出 (S2SO) 延迟 是转换开始到针对此次采样的串行数据第一位出现在输出驱动器之上的帧时钟周期的数量。这个延迟的额定值是不确定的。
    采样到并行输出 (S2PO) 延迟 是转换开始到并行采样数据在接收器的弹性缓冲器输出上可用时的帧时钟周期数量。这个延迟的额定值在满足 JESD204B 1 子类要求的情况下是确定的。
    信噪比 (SNR) 是输入信号的功率与所有其他频谱分量（不包括谐波和直流分量）的功率之间的比，表示为 dB。SNR 通常表示为相对于可能的满量程正弦波功率 [dBFS] 或相对于实际输入载波信号的功率 [dBc] 。
    信噪比和失真 (SINAD) 是输入信号的功率与所有其他频谱分量（其中包括谐波分量，但不包括直流分量）的功率之间的比，单位 dB。SINAD 通常表示为相对于可能的满量程正弦波功率 [dBFS] 或相对于实际输入载波信号的功率 [dBc] 。
    非 HD2/HD3 毛刺 是杂散信号峰值功率与输入信号功率的比值，以分贝 (dB) 为单位表示，其中杂散信号是出现在输出频谱但未出现在输入中的所有信号，不包括二次和三次谐波失真。该参数通常表示为与可能的满量程正弦信号功率的相对值 [dBFS] 或与实际输入载波信号功率的相对值 [dBc]。
    无寄生动态范围 (SFDR) 是输入信号功率与峰值寄生信号功率的比，单位 dB，在这里，寄生信号是出现在输出频谱中，但是未出现在输入中的任一信号。SINAD 通常表示为相对于可能的满量程正弦波功率 [dBFS] 或相对于实际输入载波信号的功率 [dBc]。
    第二谐波失真（2ND HARM 或 HD2） 是输入信号的 2nd 谐波的功率与输入信号功率的比，单位 dB。HD2 通常表示为相对于可能的满量程正弦波功率 [dBFS] 或相对于实际输入载波信号的功率 [dBc]。
    第三谐波失真（3RD HARM 或 HD3） 是输入信号的 3rd 谐波的功率与输入信号功率的比，单位 dB。HD3 通常表示为相对于可能的满量程正弦波功率 [dBFS] 或相对于实际输入载波信号的功率 [dBc]。
    总谐波失真 (THD) 是头八个谐波（HD2 直到 HD9）的总功率与输入信号功率的比，单位 dB。THD 通常表示为相对于可能的满量程正弦波功率 [dBFS]，或者相对于实际输入载波信号的功率 [dBc]。

12.1.1.2 JESD204B 定义

    器件时钟 是主时钟信号，器件必须从这个时钟信号中生成其本地帧和本地多帧时钟。对于 ADC14X250 器件，它指的是 CLKIN 输入处的信号。
    帧 是一组连续的八位字节，可参考一个帧校准信号来确定每个八位字节的位置。
    帧时钟 是用来对帧进行排序，并且监控它们的校准情况的信号。对于 ADC14X250 器件，此时钟在内部产生且外部不可用。
    链接（数据链接） 是一个组装部件，由两个器件和它们之间的互连数据电路组成，由长协议使能数据（从一个数据源传输到一个数据接收端）控制。链路包括 ADC14X250 器件（发送器）、现场可编程门阵列 (FPGA) 或专用集成电路 (ASIC)（接收器）以及与其相连的硬件。
    本地多帧时钟 (LMFC) 是用来对多帧进行排序，并监控它们校准情况的信号。此时钟是由 ADC14X250 器件内部的器件时钟产生，用于实现器件内部的 JESD204B 链路。
    多帧 是一组连续的帧，可参考一个多帧校准信号来确定每个帧的位置。
    八位字节 是一组八个邻近二进制位，作为到 8B/10B 编码器的输入，或 8B/10B 解码器的输出。
    换序 是输出数据随机选择，用来消除连续同一已发射符号的长字符串，并且在不改变信令速率的情况下，避免在信号频谱中出现频谱线。
    串行信道 是针对一个方向数据传输的差分信号对。
    SYSREF 是周期性的、单次、或断续周期信号，此信号用来在 JESD204B 1 子类兼容器件中校准本地多帧时钟的边界。SYSREF 的源必须与器件时钟同步。

12.2 接收文档更新通知

要接收文档更新通知，请导航至 TI.com 上的器件产品文件夹。点击右上角的提醒我 (Alert me) 注册后，即可每周定期收到已更改的产品信息。有关更改的详细信息，请查阅已修订文档中包含的修订历史记录。

12.3 社区资源

下列链接提供到 TI 社区资源的连接。链接的内容由各个分销商“按照原样”提供。这些内容并不构成 TI 技术规范，并且不一定反映 TI 的观点；请参阅 TI 的 《使用条款》。

    TI E2E™ 在线社区 TI 的工程师对工程师 (E2E) 社区。此社区的创建目的在于促进工程师之间的协作。在 e2e.ti.com 中，您可以咨询问题、分享知识、拓展思路并与同行工程师一道帮助解决问题。
    设计支持 TI 参考设计支持 可帮助您快速查找有帮助的 E2E 论坛、设计支持工具以及技术支持的联系信息。

12.4 商标

E2E is a trademark of Texas Instruments.

All other trademarks are the property of their respective owners.

12.5 静电放电警告

esds-image

这些装置包含有限的内置 ESD 保护。 存储或装卸时，应将导线一起截短或将装置放置于导电泡棉中，以防止 MOS 门极遭受静电损伤。

12.6 Glossary

SLYZ022 — TI Glossary.

This glossary lists and explains terms, acronyms, and definitions.