ZHCAC41 February 2023 TMS320F280025C
鉴于 CLB 逻辑块中存在内部数据移动延迟,DATA1_OUT 信号与传入的 BCLK_IN 和 FSYNC_IN 信号相比,始终存在延迟(请参阅GUID-1686D311-351E-4F08-9E7F-F4303F44BC96.html#GUID-3A487FF6-386F-4A8D-959B-65AF1E9DCB8C)。为了生成彼此对齐的 FSYNC_OUT 和 DATA1_OUT 信号,使用了两个 FSM 来锁存和保持这些信号。在 BCLK_IN 的上升沿更新输出锁存。
FSM0 用于检测和延迟 FSYNC_IN。这意味着 FSYNC_IN 信号不会直接通过 FSYNC_OUT 信号传递。状态图如#GUID-182ADA11-3D41-4FC8-935E-46E45BC5A520 所示,相应的真值表如表 3-2 所示。
S1 | S0 | E1 (FSYNC 高电平和 BCLK 低电平) |
E0 (BCLK 上升) |
S1 次态 | S0 次态 | OUT |
---|---|---|---|---|---|---|
0 | 0 | 0 | 0 | 0 | 0 | 0 |
0 | 0 | 0 | 1 | 0 | 0 | 0 |
0 | 0 | 1 | 0 | 0 | 1 | 0 |
0 | 0 | 1 | 1 | 0 | 0 | 0 |
0 | 1 | 0 | 0 | 0 | 1 | 0 |
0 | 1 | 0 | 1 | 1 | 0 | 0 |
0 | 1 | 1 | 0 | 0 | 0 | 0 |
0 | 1 | 1 | 1 | 0 | 0 | 0 |
1 | 0 | 0 | 0 | 1 | 0 | 1 |
1 | 0 | 0 | 1 | 0 | 0 | 1 |
1 | 0 | 1 | 0 | 0 | 0 | 1 |
1 | 0 | 1 | 1 | 0 | 0 | 0 |
1 | 1 | 0 | 0 | 0 | 0 | 0 |
1 | 1 | 0 | 1 | 0 | 0 | 0 |
1 | 1 | 1 | 0 | 0 | 0 | 0 |
1 | 1 | 1 | 1 | 0 | 0 | 0 |
简化的逻辑方程为:
FSM2 用于实施简单的 D 类触发器,该触发器将锁存并延迟 DATA1_OUT 信号。真值表如表 3-3 所示。请注意,在表 3-3 中,S0 (next) 用于驱动最终的 DATA1_OUT 信号。
E1 (DATA1) |
E0 (BCLK 上升) |
S0 | S0 (next) |
---|---|---|---|
0 | 0 | 0 | 0 |
0 | 0 | 1 | 1 |
0 | 1 | 0 | 0 |
0 | 1 | 1 | 0 |
1 | 0 | 0 | 0 |
1 | 0 | 1 | 1 |
1 | 1 | 0 | 1 |
1 | 1 | 1 | 1 |
简化的逻辑方程为: