ZHCSU86 January   2024 UCC21330

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  功率等级
    6. 5.6  绝缘规格
    7. 5.7  安全限值
    8. 5.8  电气特性
    9. 5.9  开关特性
    10. 5.10 绝缘特性曲线
    11. 5.11 典型特性
  7. 6 参数测量信息
    1. 6.1 传播延迟和脉宽失真度
    2. 6.2 上升至下降时间
    3. 6.3 输入和禁用响应时间
    4. 6.4 可编程死区时间
    5. 6.5 上电 UVLO 到输出延迟
    6. 6.6 CMTI 测试
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 VDD、VCCI 和欠压锁定 (UVLO)
      2. 7.3.2 输入和输出逻辑表
      3. 7.3.3 输入级
      4. 7.3.4 输出级
      5. 7.3.5 UCC21330 中的二极管结构
    4. 7.4 器件功能模式
      1. 7.4.1 禁用引脚
      2. 7.4.2 可编程死区时间 (DT) 引脚
        1. 7.4.2.1 将 DT 引脚连接到 VCC
        2. 7.4.2.2 DT 引脚连接至 DT 和 GND 引脚之间的编程电阻器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 设计 INA/INB 输入滤波器
        2. 8.2.2.2 选择外部自举二极管及其串联电阻
        3. 8.2.2.3 栅极驱动器输出电阻器
        4. 8.2.2.4 栅极至源极电阻器选择
        5. 8.2.2.5 估算栅极驱动器功率损耗
        6. 8.2.2.6 估算结温
        7. 8.2.2.7 选择 VCCI、VDDA/B 电容器
          1. 8.2.2.7.1 选择 VCCI 电容器
          2. 8.2.2.7.2 选择 VDDA（自举）电容器
          3. 8.2.2.7.3 选择 VDDB 电容器
        8. 8.2.2.8 死区时间设置指南
        9. 8.2.2.9 具有输出级负偏置的应用电路
      3. 8.2.3 应用曲线
  10. 9 电源建议
  11. 10布局
    1. 10.1 布局指南
    2. 10.2 布局示例
  12. 11器件和文档支持
    1. 11.1 器件支持
      1. 11.1.1 第三方产品免责声明
    2. 11.2 文档支持
      1. 11.2.1 相关文档
    3. 11.3 认证
    4. 11.4 接收文档更新通知
    5. 11.5 支持资源
    6. 11.6 商标
    7. 11.7 静电放电警告
    8. 11.8 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.5 上电 UVLO 到输出延迟

在驱动器为提供适当的输出状态做好准备之前，UVLO 上升沿到输出之间存在上电延迟。对于 VCCI UVLO，此延迟定义为 tVCCI+ to OUT（通常为 40µs），对于 VDD UVLO，此延迟定义为 tVDD+ to OUT（通常为 5µs）。建议在驱动器的 VCCI 和 VDD 辅助电源准备就绪后，在启动 PWM 信号之前考虑适当的裕度。图 6-5 和图 6-6 展示了 VCCI 和 VDD 的加电 UVLO 延迟时序图。

如果 INA 或 INB 在 VCCI 或 VDD 超过其各自的导通阈值之前处于活动状态，则在 VCCI 或 VDD 超过其 UVLO 上升阈值后 tVCCI+ to OUT 或 tVDDx+ to OUT 之前，输出不会更新。但是，当 VCCI 或 VDD 收到的电压低于其各自的关断阈值时，在输出保持低电平之前，延迟小于 2µs，具体取决于电源引脚上的电压压摆率。这种不对称延迟旨在确保器件能够在 VCCI 或 VDD 断电期间安全运行。

GUID-D92ABD2F-8402-4E18-BB3E-CE8C8B740221-low.gif图 6-5 VCCI 上电 UVLO 延迟
GUID-4B78A339-767B-4033-83F5-D64089EA8599-low.gif图 6-6 VDDA/B 上电 UVLO 延迟