精选评估模块
用于符合 JESD204B 标准的超低噪声和低功耗双环路抖动清除器的评估模块
用于超低抖动合成器和抖动清除器的评估模块
用于具有 6 路可编程输出的低噪声时钟抖动清除器和倍频器的评估模块
用于具有双环路 PLL 的 3 输入低噪声时钟抖动清除器的评估模块
用于具有双环路 PLL 和集成 VCO 的低噪声时钟抖动清除器的评估模块
精选参考设计
采用 8GHz 直流耦合差动放大器的射频采样 4GSPS ADC 参考设计
使用 Xilinx 相控阵雷达系统平台对 JESD204B 千兆采样 ADC 进行同步
用于 GSPS ADC 的时钟解决方案参考设计
50Ω 2GHz 示波器前端参考设计
通过 JESD204B 连接到宽带 ADC 和 DAC 的 6AK2L06 DSP+ARM 处理器
精选工具和软件
使用我们的 TICSPRO-SW 软件可以为我们的 PLL 和电压控制振荡器 (PLL+VCO)、合成器和时钟器件编程评估模块 (EVM)。
我们的离线时钟设计工具可帮助您选择器件以及设计配置和仿真，包括环路滤波器设计。