SN74LVC8T245
- Fully configurable dual-rail design allows each port to operate over the full 1.65V to 5.5V power-supply range
- Robust, glitch-free power supply sequencing
- Control inputs VIH/VIL levels are referenced to VCCA voltage
- VCC isolation feature and
VCC disconnect feature
- if either VCC input is below 100mV or left floating, all I/O outputs are disabled and become high- impedance state
- Ioff supports partial-power-down mode operation
- Latch-up performance exceeds 100mA per JESD 78, class II
- Operating temperature from -40°C to 85°C
- ESD protection exceeds JESD 22
- 4000V Human-Body Model (A114-A)
- 1000V Charged-Device Model (C101)
The SN74LVC8T245 is an eight bit non-inverting bus transceiver with configurable dual power supply rails that enables bidirectional voltage level translation. The SN74LVC8T245 is optimized to operate with VCCA and VCCB set at 1.65V to 5.5V. The A port is designed to track VCCA. VCCA accepts any supply voltage from 1.65V to 5.5V. The B port is designed to track VCCB. VCCB accepts any supply voltage from 1.65V to 5.5V. This allows for universal low-voltage bidirectional translation between any of the 1.8V, 2.5V, 3.3V, and 5.5V voltage nodes.
The SN74LVC8T245 is designed for asynchronous communication between two data buses. The logic levels of the direction-control (DIR) input and the output-enable (OE) input activate either the B-port outputs or the A-port outputs or place both output ports into the high-impedance mode. The device transmits data from the A bus to the B bus when the B-port outputs are activated, and from the B bus to the A bus when the A-port outputs are activated.
The input circuitry on both A and B ports is always active and must have a logic HIGH or LOW level applied to prevent excess ICC and ICCZ.
This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down. The VCC isolation feature is designed so that if either VCC input is at GND, then all outputs are in the high-impedance state. To put the device in the high-impedance state during power up or power down, tie OE to VCC through a pullup resistor; the current-sinking capability of the driver determines the minimum value of the resistor.
The SN74LVC8T245 is designed so that the control pins (DIR and OE) are supplied by VCCA.
技術文件
| 重要文件 | 類型 | 標題 | 格式選項 | 下載最新的英文版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 資料表 | SN74LVC8T245 8-Bit Dual-Supply Bus Transceiver With Configurable Voltage Translation and 3-State Outputs datasheet (Rev. D) | PDF | HTML | 2026/5/29 | ||
| 應用說明 | Schematic Checklist - A Guide to Designing With Fixed or Direction Control Translators | PDF | HTML | 2024/10/2 | |||
| 應用說明 | Schematic Checklist - A Guide to Designing with Auto-Bidirectional Translators | PDF | HTML | 2024/7/12 | |||
| 應用說明 | Understanding Transient Drive Strength vs. DC Drive Strength in Level-Shifters (Rev. A) | PDF | HTML | 2024/7/3 | |||
| 選擇指南 | Voltage Translation Buying Guide (Rev. A) | 2021/4/15 | ||||
| 應用說明 | Designing with SN74LVCXT245 and SN74LVCHXT245 Family of Direction Controlled | 2015/10/27 |
設計與開發
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14-24-LOGIC-EVM — 適用於 14 針腳至 24 針腳 D、DB、DGV、DW、DYY、NS 和 PW 封裝的邏輯產品通用評估模組
14-24-LOGIC-EVM 評估模組 (EVM) 設計用於支援任何 14 針腳至 24 針腳 D、DW、DB、NS、PW、DYY 或 DGV 封裝的任何邏輯裝置。
14-24-NL-LOGIC-EVM — 適用於 14 針腳至 24 針腳無引線封裝的邏輯產品通用評估模組
14-24-NL-LOGIC-EVM 是一款靈活的評估模組 (EVM)，設計用於支援任何具有 14 針腳至 24 針腳 BQA、BQB、RGY、RSV、RJW 或 RHL 封裝的邏輯或轉換裝置。
AVCLVCDIRCNTRL-EVM — 適用於方向控制雙向轉換裝置、支援 AVC 和 LVC 的通用 EVM
通用 EVM 的設計可支援一、二、四、八通道 LVC 及 AVC 方向控制的轉換裝置。此外也支援相同通道數量的匯流排保留與汽車 -Q1 裝置。AVC 是低電壓轉換裝置，具較低驅動強度 12mA。LVC 是較高的電壓轉換裝置，範圍從 1.65 到 5.5V 且具較高驅動強度 32mA。
TXV0106-EVM — TXV0106 評估模組
TXV0108-EVM — TXV0108 評估模組
TIDEP0022 — 具有整合式 BiSS C 主介面的 ARM MPU 參考設計
在工業通訊子系統 (PRU-ICSS) 上實作 BiSS C 主協定。此設計提供了可編程式即時單元 (PRU) 的完整文檔和原始程式碼。
TIDEP0025 — 適用於工業通訊和馬達控制的單晶片驅動
此參考設計針對位置或旋轉編碼器，實作基於 HEIDENHAIN EnDat 2.2 標準的硬體介面。此平台還可讓您在廣泛的工業自動化設備中，實作即時的 EtherCAT 通訊標準。它能在工業自動化、工廠自動化或工業通訊等應用中，實現具備小尺寸、低功耗與單晶片解決方案的設計。
TIDEP0035 — 具有整合式 HIPERFACE DSL 主介面的 ARM MPU 參考設計
此參考設計在工業通訊子系統 (PRU-ICSS) 上實作 HIPERFACE DSL 主協定。雙線介面允許將位置回饋線路整合至馬達纜線中。 它由 AM437x PRU-ICSS 韌體和 TIDA-00177 收發器參考設計組成。
TIDEP0046 — 基於 AM57x 使用 OpenCL 進行 DSP 加速的 Monte-Carlo 模擬參考設計
TI 的高性能 ARM® Cortex®-A15 型 AM57x 處理器也整合了 C66x DSP。這些 DSP 的設計可處理工業、汽車及金融應用領域中經常需要的高訊號和資料處理任務。AM57x OpenCL 實作可讓使用者輕鬆利用 DSP 加速功能執行高運算任務，同時使用標準程式設計模型和語言，因此也就不需要深入了解 DSP 架構。TIDEP0046 TI 參考設計提供使用 DSP 加速功能的範例，以運用標準 C/C++ 程式碼產生超長序列的正常隨機數字。
TIDEP0047 — 採用 TI AM57x 處理器參考設計的電源和熱能設計考量
這是以 AM57x 處理器和配套 TPS659037 電源管理積體電路 (PMIC) 為基礎的參考設計。 此設計特別強調針對採用 AM57x 和 TPS659037 設計的系統，在重要電源和散熱設計方面的考量與技術。 其中包括涵蓋電源管理設計、配電網路 (PDN) 設計考量、散熱設計考量、估算功耗及功耗摘要的參考資料與文件。
TIDEP0050 — EnDat 2.2 系統參考設計
此參考設計以位置或旋轉編碼器的 HEIDENHAIN EnDat 2.2 標準為基礎，實作 EnDat 2.2 主通訊協定堆疊和硬體介面。此設計由 EnDat 2.2 主通訊協定堆疊、使用 RS-485 收發器的半雙工通訊，以及在 Sitara AM437x 工業開發套件上實作的線路終端所組成。 此設計經過完整測試，符合 HEIDENHAIN EnDat 2.2 標準。除了 EnDat 位置回饋外，AM437x IDK 還可支援工業通訊和馬達驅動，如 AM437x 單晶片馬達控制設計指南中所述。
TIDEP0057 — 基於 PRU-ICSS 並採用 AM437x 的多協定數位位置編碼器主介面參考設計
這是基於 Sitara™ 處理器的工業通訊參考設計，配備可編程即時單元及工業通訊子系統 (PRU-ICSS)。本設計說明整合式多協定數位位置編碼器主站介面支援功能。支援的數位位置編碼器主站協定包括 EnDat 2.2、HIPERFACE DSL® 及 BiSS C。此整合式多協定編碼器主站的優勢在於無需額外的現場可程式化閘陣列 (FPGA)、特殊應用積體電路 (ASIC) 和可編程邏輯裝置 (PLD)，即可支援多種編碼器協定，從而節省成本並減少電路板空間。本參考設計採用單晶片驅動評估板 (TMDSIDK437X) 以及通用數位介面絕對位置編碼器參考設計 (TIDA-00179)。
| 封裝 | 針腳 | CAD 符號、佔位空間與 3D 模型 |
|---|---|---|
| TSSOP (PW) | 24 | Ultra Librarian |
| SSOP (DBQ) | 24 | Ultra Librarian |
| SSOP (DB) | 24 | Ultra Librarian |
| VQFN (RHL) | 24 | Ultra Librarian |
| SOIC (DW) | 24 | Ultra Librarian |
| SOP (NS) | 24 | Ultra Librarian |
| TVSOP (DGV) | 24 | Ultra Librarian |