LP38513-ADJ
- 2.25V to 5.5V Input Voltage Range
- Adjustable Output Voltage Range of 0.5V to 4.5V
- 3.0A Output Load Current
- ±2.0% Accuracy over Line, Load, and Full-Temperature Range from -40°C to +125°C
- Stable with tiny 10 µF ceramic capacitors
- Enable pin
- Typically less than 1 µA of Ground pin current when Enable pin is low
- 25dB of PSRR at 100 kHz
- Over-Temperature and Over-Current Protection
- TO-263 THIN 5-Pin Surface Mount Package
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The LP38513-ADJ Fast-Transient Response Low-Dropout Voltage Regulator offers the highest-performance in meeting AC and DC accuracy requirements for powering Digital Cores. The LP38513-ADJ uses a proprietary control loop that enables extremely fast response to change in line conditions and load demands. Output Voltage DC accuracy at 2.5% over line, load and full temperature range from -40°C to +125°C. The LP38513-ADJ is designed for inputs from the 2.5V, 3.3V, and 5.0V rail, is stable with 10 μF ceramic capacitors, and has an adjustable output voltage. The LP38513-ADJ provides excellent transient performance to meet the demand of high performance digital core ASICs, DSPs, and FPGAs found in highly-intensive applications such as servers, routers/switches, and base stations.
技术文档
| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | 3A Fast-Transient Response Adjustable Low-Dropout Linear Voltage Regulator 数据表 (Rev. C) | 2013-4-1 | |||
| 应用手册 | AN-1797 TO-263 THIN Package (Rev. A) | 2013-4-24 |
设计与开发
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LP38513TJ-ADJEV — LP38513-ADJ 3A 快速瞬态响应、可调节低压降线性电压稳压器 EVM
LP38513-ADJ 3A Fast-Transient Response Adjustable Low-Dropout Linear Voltage Regulator Evaluation Board
TIDA-00431 — 采用 8GHz 直流耦合差分放大器的射频采样 4GSPS ADC 参考设计
宽带射频 (RF) 接收器有助于极大提高无线电设计的灵活性。较宽的瞬时带宽支持在不更改硬件的情况下实现灵活调优，并且能够以间隔较大的频率捕获多个通道。
该参考设计介绍了一款宽带射频接收器，该接收器采用 4GSPS 模数转换器 (ADC) 并具有一个 8GHz 直流耦合全差分放大器前端。放大器前端提供信号增益，并且能够捕获下行到直流的信号，而平衡-非平衡变压器耦合输入则无法做到这一点。
TIDA-00432 — 将 Xilinx 平台用于相控阵雷达系统以实现 JESD204B 千兆次采样 ADC 的同步
该系统级设计展示了如何使用 Xilinx VC707 平台将两个 ADC12J4000 评估模块 (EVM) 同步在一起。本设计文档介绍了所需的硬件修改和器件配置，包括时钟方案。此设计显示了每个 EVM 的示例配置文件。此设计还介绍了 FPGA 固件，并显示了相关的 Xilinx IP 块配置参数。此外还显示并分析了在实际硬件上获取的数据，显示在没有使用特性化电缆和校准传播延迟的情况下，仍可实现 50ps 内的同步。
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| TO-263 (NDQ) | 5 | Ultra Librarian |
订购和质量
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