CDCLVP111-SP
- 将一个差分时钟输入对 LVPECL 分配至 10 个差分 LVPECL
- 与 LVECL 和 LVPECL 完全兼容
- 支持宽电源电压范围：2.375V 至 3.8V
- 通过 CLK_SEL 可选择时钟输入
- 适用于时钟分配应用的低输出偏斜（典型值为 15ps）
- 附加抖动小于 1ps
- 传播延迟小于 355ps
- 开路输入默认状态
- 兼容 LVDS、CML、SSTL 输入
- 针对单端时钟的 VBB 基准电压输出
- 频率范围介于 DC 至 3.5GHz 之间
- 支持国防、航天和医疗应用
- 受控基线
- 同一封装测试厂
- 同一制造厂完成所有制造过程
- 支持军用（-55°C 至 125°C）温度范围，(1)
- 延长的产品生命周期
- 延长的产品变更通知
- 产品可追溯性
(1)提供定制的温度范围。
CDCLVP111-SP 时钟驱动器能够以最低时钟分配偏斜将 LVPECL 输入的一对差分时钟（CLK0 和 CLK1）分配至十对差分 LVPECL 时钟（Q0 和 Q9）输出。CDCLVP111-SP 可接受两个时钟源传入一个输入多路复用器。CDCLVP111-SP 专为驱动 50Ω 传输线路而设计。如果不使用某个输出引脚，可将其保持断开，以便降低功耗。如果只使用差分对的其中一个输出引脚，那么另一输出引脚必须同样地端接至 50Ω。
如果要求单端输入运行，VBB基准电压输出被使用。在这种情况下，必须将 VBB 引脚连接至 CLK0 并通过一个 10nF 电容器旁通至 GND。
要实现高速性能，强烈建议使用差分模式。
CDCLVP111-SP 的工作温度范围是 -55°C 至 125°C。
技术文档
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| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | CDCLVP111-SP 低压 1:10 LVPECL，具有可选输入时钟驱动器 数据表 (Rev. B) | PDF | HTML | 英语版 (Rev.B) | PDF | HTML | 2025-4-21 |
| * | 辐射与可靠性报告 | CDCLVP111-SP Total Ionizing Dose (TID) Radiation Report (Rev. A) | 2020-1-7 | |||
| * | 辐射与可靠性报告 | Single-Event Effects Test Report for CDCLVP111-SP 1:10 LVPECL Clock Distributor | 2017-1-30 | |||
| * | SMD | CDCLVP111-SP SMD 5962-16207 | 2020-9-22 | |||
| 选择指南 | TI Space Products (Rev. L) | 2026-3-27 | ||||
| 应用简报 | 经 DLA 批准的 QML 产品优化 (Rev. C) | PDF | HTML | 英语版 (Rev.C) | PDF | HTML | 2025-8-18 | |
| 应用手册 | 重离子轨道环境单粒子效应估算 (Rev. B) | PDF | HTML | 英语版 (Rev.B) | PDF | HTML | 2025-7-7 | |
| 更多文献资料 | TI Engineering Evaluation Units vs. MIL-PRF-38535 QML Class V Processing (Rev. B) | 2025-2-20 | ||||
| 应用手册 | 单粒子效应置信区间计算 (Rev. A) | PDF | HTML | 英语版 (Rev.A) | PDF | HTML | 2022-12-2 | |
| 电子书 | 电子产品辐射手册 | 2022-5-7 |
设计与开发
如需其他信息或资源，请点击以下任一标题进入详情页面查看（如有）。
评估板
CDCLVP111EVM-CVAL — CDCLVP111-SP 1:10 LVPECL 时钟驱动器评估模块
CDCLVP111-SP EVM 利用陶瓷工程模型 (EM) 能够实现 CDCLVP111 时钟分配缓冲器的测试和验证。
用户指南:
PDF
设计工具
CLOCK-TREE-ARCHITECT — 时钟树架构编程软件
时钟树架构是一款时钟树综合工具，可根据您的系统要求生成时钟树解决方案，从而帮助您简化设计流程。该工具从庞大的时钟产品数据库中提取数据，然后生成系统级多芯片时钟解决方案。
设计工具
PLLATINUMSIM-SW — PLL 环路滤波器、相位噪声、锁定时间和杂散模拟工具
PLLATINUMSIM-SW 是一款仿真工具，允许用户创建我们 PLLatinum™ 集成电路的详细设计和仿真，其中包括 LMX 系列锁相环 (PLL) 和合成器。
参考设计
TIDA-010191 — 航天级、多通道、JESD204B 15GHz 时钟参考设计
相控阵天线和数字波束形成是将提高未来星型雷达成像和宽带卫星通信系统性能的关键技术。与模拟波束形成不同，数字波束形成通常需要每个天线元件有一组数据转换器。这些转换器需要具有特定定义的相位关系的时钟。此参考设计展示了如何生成具有定义的和可调节相位关系的低噪声兆赫至千兆赫时钟信号。时钟相位甚至可以在发生单个事件后进行恢复。JESD204B 支持通过在 3.2GHz 频率和 10ps 板间偏移下运行两个 ADC12DJ3200QML-SP 评估模块及其相应的基于 FPGA 的捕获平台来展示。
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| CFP (HFG) | 36 | Ultra Librarian |
订购和质量
推荐产品可能包含与 TI 此产品相关的参数、评估模块或参考设计。