CDCLVC1310
- 支持 -169dBc/Hz 超低本底噪声的高性能晶振缓冲器
- 附加的相位噪声/抖动性能为 25 fsRMS（典型值）
- 具有 3.3V 或 2.5V 内核电压和 3.3V，2.5V，1.8V 或 1.5V 输出电源的电平转换
- 器件输入包括主级、次级和晶振输入并可使用输入 MUX 进行手工选择（通过引脚）。 主级和次级输入能够接受低电压正射极耦合逻辑 (LVPECL)，低压差分信号 (LVDS)，主机时钟信号电平 (HCSL)，SSTL 或者低压 CMOS (LVCMOS) 信号和晶振输入。
- 支持
8MHz 至 50MHz 的晶振频率 - 支持高达 200MHz 的差分和单端输入频率。
- 支持
- 10 个单端 LVCMOS 输出。 输入可运行在 1.5V，1.8V，2.5V 或者 3.3V 的电源电压下。
- LVCOMS 输出运行频率高达 200MHz
- 输出偏移为 30ps（典型值）
- 总传播延迟为 2ns（典型值）
- 同步和无毛刺脉冲输出启用可用
- 采用方形扁平无引脚 (QFN)-32 5mm x 5mm 封装，其工业温度范围为–40°C 至 85°C。
- 能够过度驱动 LVCOMS 信号高达 50MHz 的晶振输入
应用范围
- 无线和有线基础设施
- 网络和数据通信
- 医疗成像
- 便携式测试和测量
- 高端 A/V
CDCLVC1310 是一款多用途、低抖动、低功率时钟扇出缓冲器，此缓冲器可将来自 3 个输入中的 1 个分配到 10 个低抖动 LVCOMS 时钟输出，这 3 个输入的主和副输入特有差分或者单端信号和晶振输入。 此类缓冲器适合用于多种移动和有线基础设施、数据通信、计算、低功率医疗成像和便携式测试和测量应用。 当输入为非法电平时，此输出在一个确定的状态上。 可将内核电压设定在 2.5V 或 3.3V 上，将输出设定在 1.5V，1.8V，2.5V 或 3.3V 上。引脚编程可轻松地配置 CDCLVC1310。 总体附加抖动性能为 25fsRMS（典型值）。 CDCLVC1310 封装在小型 32 引脚 5mm x 5mm QFN 封装内。
技术文档
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| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | 10 输出低抖动低功率时钟缓冲器 数据表 (Rev. E) | 英语版 (Rev.E) | 2014-1-24 | ||
| 应用手册 | 正确理解时钟器件的抖动性能 | 2013-1-16 | ||||
| 应用手册 | Crystal Oscillator Performance of the CDCLVC1310 | 2012-8-9 | ||||
| 应用手册 | Phase Noise Performance of CDCLVC1310 | 2012-1-26 | ||||
| 用户指南 | 10-Output Low Jitter Low Power Differential to LVCMOS Clock Buffer - Evaluation | 2011-11-29 |
设计与开发
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评估板
CDCLVC1310-EVM — CDCLVC1310 评估模块
CDCLVC1310 是一款高度多样化的低抖动、低功耗时钟扇出缓冲器，可分配多达 10 组低抖动 LVCMOS 时钟输出。 时钟来源于 3 组输入中的 1 组，其主输入与二级输入支持差分或单端信号，而第 3 组输入则是晶振输入。
设计工具
CLOCK-TREE-ARCHITECT — 时钟树架构编程软件
时钟树架构是一款时钟树综合工具，可根据您的系统要求生成时钟树解决方案，从而帮助您简化设计流程。该工具从庞大的时钟产品数据库中提取数据，然后生成系统级多芯片时钟解决方案。
设计工具
PLLATINUMSIM-SW — PLL 环路滤波器、相位噪声、锁定时间和杂散模拟工具
PLLATINUMSIM-SW 是一款仿真工具，允许用户创建我们 PLLatinum™ 集成电路的详细设计和仿真，其中包括 LMX 系列锁相环 (PLL) 和合成器。
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| VQFN (RHB) | 32 | Ultra Librarian |
订购和质量
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