ADC32RF42
- 14 位双通道 1.5GSPS ADC
- 本底噪声：–151.8dBFS/Hz
- 射频输入支持的频率最高可达 4GHz
- 孔径抖动：90fs
- 通道隔离：fIN = 1.8GHz 时为 95dB
- 频谱性能（fIN = 950MHz，–2dBFS）：
- SNR：61.1dBFS
- SFDR：67dBc（HD2、HD3）
- 频谱性能（fIN = 1.85GHz，–2dBFS）：
- 信噪比 (SNR)：58.9dBFS
- SFDR：64dBc（HD2、HD3）
- 片上数字下变频器：
- 最多 4 个下变频器 (DDC)（双频带模式）
- 每个 DDC 最多配有 3 个独立数控振荡器 (NCO)
- 提供过压保护的片上输入钳位
- 用于 AGC 支持的带警报引脚的可编程片上功率检测器
- 片上抖动
- 片上输入端接电阻
- 输入满量程：1.35 VPP
- 支持多芯片同步
- JESD204B 接口：
- 基于子类 1 的确定性延迟
- 每通道 4 条信道，高达 12.5Gbps
- 功率耗散：1.5GSPS 时为 2W/通道
- 72 引脚超薄型四方扁平无引线 (VQFN) 封装 (10mm × 10mm)
ADC32RF42 器件是一款 14 位 1.5GSPS 双通道模数转换器 (ADC)，支持输入频率高达 4GHz 及以上的射频采样。ADC32RF42 专为高信噪比 (SNR) 设计，其噪声频谱密度为 –151.8dBFS/Hz，并可在较大输入频率范围提供动态范围和通道隔离。经缓冲的模拟输入配有片上端接电阻，可在较宽频率范围内提供统一输入阻抗并最大程度地降低采样和保持毛刺脉冲能量。
每个 ADC 通道均可连接到一个双频带数字下变频器 (DDC)，每个 DDC 最多连接三个独立的 16 位数控振荡器 (NCO) 用于相位相干跳频。此外，ADC 还配有前端峰值和 RMS 功率检测器及报警功能，用以支持外部自动增益控制 (AGC) 算法。
ADC32RF42 支持具有基于子类 1 确定性延迟的 JESD204B 串行接口，其数据速率高达 12.5Gbps，每个 ADC 最多具有四条信道。该器件采用 72 引脚 VQFN 封装 (10mm × 10mm)，支持工业级温度范围（-40℃ 至 +85°C）。
技术文档
| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | ADC32RF42 双通道 14 位 1.5GSPS 模数转换器 数据表 | PDF | HTML | 英语版 | PDF | HTML | 2017-6-19 |
| 应用手册 | Configuration Files for ADC32RF45, ADC32RF83, and ADC32RF80 (Rev. B) | 2017-9-5 |
设计与开发
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ADC32RF42EVM — ADC32RF42 双通道 14 位 1.5GSPS 射频采样 ADC 评估模块
ADC32RF42 评估模块 (EVM) 展示了具有 JESD204B 接口的双通道、1.5GSPS、14 位模数转换器 (ADC) 的性能。该 EVM 包含 ADC32RF42 器件、由 LMK04828 提供的 JESD204B 时钟，以及用于提供必需电压的 TI 稳电压压器。
此 ADC 每个通道的输入默认连接到一个变压器输入电路，该电路可连接到 50Ω 单端信号源。时钟基准输入通过变压器输入提供，而且时钟基准输入可连接到 50Ω 单端时钟源。可使用板载 LMK04828 生成必需的 JESD204B 时钟。通过板载 USB 连接和基于 Windows® 的 GUI (...)
TI204C-IP — Request for JESD204 rapid design IP
JESD204 快速设计 IP 旨在为 FPGA 工程师提供一条快速通往运行中的 JESD204 系统的路径。该 IP 经过特别设计，可将下游数字处理和其他应用逻辑与 JESD204 协议的大多数性能和时序关键型限制因素隔离开。该 IP 将帮助设计人员节省固件开发时间并简化 FPGA 集成。
当您使用 TI 的高速数据转换器时，可免专利费使用 JESD204 快速设计 IP。TI 将协助用户配置初始链路，对其进行定制，以便在特定 FPGA 平台和 TI 数据转换器 JMODE 之间使用。在对该 IP 进行测试并确定其可以用于部署工作之后，TI 将会通过安全的下载链接提供该 IP。
JESD204 (...)
SBAC148 — ADC32RFxxEVM SPI GUI Installer
FREQ-DDC-FILTER-CALC — RF-Sampling Frequency Planner, Analog Filter, and DDC Excel Calculator
此 Excel 计算器为系统设计人员提供了一种方法，用于简化直接射频采样接收器的设计和调试过程。它提供三种功能：频率规划、模拟滤波和抽取滤波器杂散位置。
在概念阶段，频率规划工具可微调 ADC 采样率和输入频率位置，以便在出现阻塞事件时优化无杂散动态范围 (SFDR)。一些设计在这两个方面都很灵活；其他设计（例如 L 波段接收器或无线基础设施基站）处理固定频段，只提供采样率调优。
外部射频滤波器响应很大程度上取决于系统 SFDR 目标和 ADC 本身的 SFDR 性能；模拟滤波器工具可在设计阶段提供相关帮助。
在系统启动期间，如果快速傅里叶变换 (FFT) (...)
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| VQFNP (RMP) | 72 | Ultra Librarian |
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