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产品详细信息

参数

Technology Family LV-A VCC (Min) (V) 2 VCC (Max) (V) 5.5 Channels (#) 8 IOL (Max) (mA) 16 IOH (Max) (mA) -16 Input type Standard CMOS Output type 3-State Features Balanced outputs, Very high speed (tpd 5-10ns), Partial power down (Ioff), Over-voltage tolerant inputs Data rate (Mbps) 220 Rating Catalog open-in-new 查找其它 同向缓冲器/驱动器

封装|引脚|尺寸

SOIC (DW) 20 132 mm² 12.8 x 10.3 SOP (NS) 20 98 mm² 12.6 x 7.8 SSOP (DB) 20 38 mm² 5.3 x 7.2 TSSOP (PW) 20 42 mm² 6.5 x 6.4 TVSOP (DGV) 20 32 mm² 5 x 6.4 VQFN (RGY) 20 16 mm² 3.5 x 4.5 open-in-new 查找其它 同向缓冲器/驱动器

特性

  • 2-V to 5.5-V VCC Operation
  • Max tpd of 6.5 ns at 5 V
  • Typical VOLP (Output Ground Bounce)
    <0.8 V at VCC = 3.3 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot)
    >2.3 V at VCC = 3.3 V, TA = 25°C
  • Support Mixed-Mode Voltage Operation on All
    Ports
  • Ioff Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 250-mA Per
    JESD 17
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)
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描述

The SN74LV244A octal buffers and line drivers are designed for 2-V to 5.5-V VCC operation.

The SN74LV244A devices are designed specifically to improve both performance and density of the 3-state memory address drivers, clock drivers, and bus-oriented receivers and transmitters. These devices are organized as two 4-bit line drivers with separate output-enable (OE) inputs.

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技术文档

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类型 标题 下载最新的英文版本 发布
* 数据表 SN74LV244A Octal Buffers and Drivers With 3-State Outputs 数据表 2015年 10月 15日

设计与开发

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硬件开发

评估板 下载
document-generic 用户指南
$10.00
说明
This EVM is designed to support any logic device that has a D, DW, DB, NS, PW, P, N, or DGV package in a 14 to 24 pin count.
特性
  • Board design allows for versatility in evaluation
  • Supports a wide-range of logic devices

设计工具和仿真

仿真模型 下载
SCEM137A.ZIP (24 KB) - IBIS Model
仿真模型 下载
SCEM653.ZIP (7 KB) - PSpice Model

参考设计

参考设计 下载
具有集成 BiSS C 主控接口的 ARM MPU
TIDEP0022 BiSS C 主协议在工业通信子系统上的实施 (PRU-ICSS)。该设计提供可编程实时单元 (PRU) 的完整文档和源代码。
document-generic 原理图 document-generic 用户指南
参考设计 下载
具有集成 HIPERFACE DSL 主接口的 ARM MPU 参考设计
TIDEP0035 HIPERFACE DSL 主协议在工业通信子系统 (PRU-ICSS) 上的实现。两线接口允许位置反馈线集成到电机电缆中。完整的解决方案包括 AM437x PRU-ICSS 固件和 TIDA-00177 收发器参考设计。
document-generic 原理图 document-generic 用户指南
参考设计 下载
EnDat 2.2 系统参考设计
TIDEP0050 TIDEP0050 TI 参考设计基于 HEIDENHAIN EnDat 2.2 标准实现了适用于位置或旋转编码器的 EnDat 2.2 主协议栈和硬件接口解决方案。此设计包含 EnDat 2.2 主协议栈、使用 RS485 收发器的半双工通信以及在 Sitara AM437x 工业开发套件上实施的线路端接。此设计经过完全测试,符合 HEIDENHAIN EnDat 2.2 标准。AM437x IDK 还可与 EnDat 位置反馈一起支持工业通信和电机驱动(如 AM437x 单芯片电机控制设计指南中所述)。
document-generic 原理图 document-generic 用户指南
参考设计 下载
适用于变电站自动化的并行冗余协议 (PRP) 以太网参考设计
TIDEP0054 — TIDEP0054 TI 参考设计可实现高可靠性、低延迟网络通信解决方案,适用于智能电网传输和分配网络中的变电站自动化设备。它支持 IEC 62439 标准中的并行冗余协议 (PRP) 规范。此解决方案是 FPGA 方法的较低成本替代方法,可提供在无需额外组件的情况下添加 IEC 61850 支持等功能的灵活性和性能。
document-generic 原理图 document-generic 用户指南

CAD/CAE 符号

封装 引脚 下载
SO (NS) 20 了解详情
SOIC (DW) 20 了解详情
SSOP (DB) 20 了解详情
TSSOP (PW) 20 了解详情
TVSOP (DGV) 20 了解详情
VQFN (RGY) 20 了解详情

订购与质量

支持与培训

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