TMS320C64x+™ DSP（包括 SM320C6457-HIREL 器件）是 TMS320C6000DSP 平台上的高性能定点 DSP 系列产品。SM320C6457-HIREL 器件基于德州仪器 (TI) 开发的第 3 代高性能、高级 VelociTI超长指令字 (VLIW) 架构，这使得该系列 DSP 非常适合 包括 视频和电信基础设施、成像/医疗以及无线基础设施 (WI) 在内的各类应用。C64x+ 器件向上代码兼容属于 C6000™ DSP 平台的早期器件。
基于 65nm 的工艺技术以及凭借高达 96 亿条指令每秒 (MIPS) [或 9600 16 位 MMAC 每周期] 的性能（1.2GHz 时钟速率时），SM320C6457-HIREL 器件提供了一套应对高性能 DSP 编程挑战的经济高效型解决方案。SM320C6457-HIREL DSP 可以灵活地利用高速控制器以及阵列处理器的数值计算能力。
C64x+ DSP 内核采用 8 个功能单元、2 个寄存器文件以及 2 个数据路径。与早期 C6000 器件一样，其中 2 个功能单元为乘法器或 .M 单元。C64x 内核每个时钟周期执行 4 次 16 位 × 16 位乘法累加，相比之下，C64x+ .M 单元的乘法吞吐量可增加一倍。因此，C64x+ 内核每个周期可以执行 8 次 16 位 × 16 位 MAC。采用 1.2GHz 时钟速率时，这意味着每秒可以执行 9600次 16 位 MMAC。此外，C64x+ 内核上的每个乘法器每个时钟周期可以计算 1 次 32 位 × 32 位 MAC 或 4 次 8 位 × 8 位 MAC。
SM320C6457-HIREL 器件含有串行 RapidIO®。该高带宽外设可为板上包含多个 DSP 的 应用 （例如，视频和电信基础设施以及医疗/成像）显著提升系统性能并降低系统成本。
SM320C6457-HIREL DSP 集成有大量的片上存储器，构成一个第 2 级存储器系统。SM320C6457-HIREL 器件上的 1 级 (L1) 程序存储器和数据存储器的大小均为 32KB。该存储器可以配置为映射 RAM、缓存或二者的某种组合。当配置为缓存时，L1 程序存储器 (L1P) 是一个直接映射缓存，而 L1 数据存储器 (L1D) 是一个 2 路组相连缓存。2 级 (L2) 存储器由程序空间和数据空间共享，大小为 2048KB。L2 存储器也可以配置为映射 RAM、缓存或二者的某种组合。L2 可配置为高达 1MB 的缓存。此外，C64x+ 超级模块还具有 32 位外设配置 (CFG) 端口、内部 DMA (IDMA) 控制器、具有复位/启动控制的系统组件、中断/异常控制、掉电控制以及用于时间戳的自由运行 32 位定时器。
外设集包括：1 个内部集成电路总线模块 (I2C)；2 个多通道缓冲串行端口 (McBSP)；1 个用于异步传输模式 (ATM) 从 [UTOPIA 从器件] 端口的 8 位通用测试和运行 PHY 接口；2 个 64 位通用定时器（也可配置为 4 个 32 位定时器）；1 个用户可配置的 16 位或 32 位主机端口接口 (HPI16/HPI32)；1 个支持可编程中断/事件生成模式的 16 引脚通用输入/输出端口 (GPIO)；1 个 10/100/1000 以太网介质访问控制器 (EMAC)（可在 SM320C6457-HIREL DSP 内核处理器和网络之间提供一个高效接口）；1 个管理数据输入/输出 (MDIO) 模块（也属于 EMAC，可以连续轮询全部 32 个 MDIO 地址以枚举系统内的所有 PHY 器件）；1 个可连接同步和异步外设的无缝外部存储器接口（64 位 EMIFA）；以及 1 个 32 位 DDR2 SDRAM 接口。
All trademarks are the property of their respective owners.
SM320C6457-HIREL 器件具有 3 个高性能嵌入式协处理器 [1 个增强型维特比解码器协处理器 (VCP2) 和 2 个增强型 Turbo 解码器协处理器（TCP2_A 和 TCP2_B）]，可以显著加速片上的通道解码操作。VCP2 的运行速度为 CPU 时钟的三分之一，可以解码超过 694 个 7.95Kbps 自适应多速率 (AMR) [K = 9，R = 1/3] 语音通道。VCP2 支持约束长度 K = 5、6、7、8 和 9，比率 R = 3/4、1/2、1/3、1/4 和 1/5 以及灵活的多项式，同时能够生成硬决策或软决策。每个运行速度为 CPU 时钟三分之一的 TCP2 可以解码多达 50 个 384Kbps 或 8 个 2Mbps Turbo 编码通道（假设 6 次迭代）。TCP2 实现 max*log-map 算法，旨在支持第三代合作项目（3GPP 和 3GPP2）所需的全部多项式和比率，且支持完全可编程的帧长和 Turbo 交错。解码参数，例如迭代次数以及停止标准，也都可编程。VCP2/TCP2 与 CPU 之间通过 EDMA3 控制器进行通信。
SM320C6457-HIREL 器件配有一套完整的开发工具，其中包括：新款 C 编译器、用于简化编程和调度过程的汇编优化器以及用于查看源代码执行的 Windows调试器接口。
TMS320C64x+™ DSP（包括 SM320C6457-HIREL 器件）是 TMS320C6000DSP 平台上的高性能定点 DSP 系列产品。SM320C6457-HIREL 器件基于德州仪器 (TI) 开发的第 3 代高性能、高级 VelociTI超长指令字 (VLIW) 架构，这使得该系列 DSP 非常适合 包括 视频和电信基础设施、成像/医疗以及无线基础设施 (WI) 在内的各类应用。C64x+ 器件向上代码兼容属于 C6000™ DSP 平台的早期器件。
基于 65nm 的工艺技术以及凭借高达 96 亿条指令每秒 (MIPS) [或 9600 16 位 MMAC 每周期] 的性能（1.2GHz 时钟速率时），SM320C6457-HIREL 器件提供了一套应对高性能 DSP 编程挑战的经济高效型解决方案。SM320C6457-HIREL DSP 可以灵活地利用高速控制器以及阵列处理器的数值计算能力。
C64x+ DSP 内核采用 8 个功能单元、2 个寄存器文件以及 2 个数据路径。与早期 C6000 器件一样，其中 2 个功能单元为乘法器或 .M 单元。C64x 内核每个时钟周期执行 4 次 16 位 × 16 位乘法累加，相比之下，C64x+ .M 单元的乘法吞吐量可增加一倍。因此，C64x+ 内核每个周期可以执行 8 次 16 位 × 16 位 MAC。采用 1.2GHz 时钟速率时，这意味着每秒可以执行 9600次 16 位 MMAC。此外，C64x+ 内核上的每个乘法器每个时钟周期可以计算 1 次 32 位 × 32 位 MAC 或 4 次 8 位 × 8 位 MAC。
SM320C6457-HIREL 器件含有串行 RapidIO®。该高带宽外设可为板上包含多个 DSP 的 应用 （例如，视频和电信基础设施以及医疗/成像）显著提升系统性能并降低系统成本。
SM320C6457-HIREL DSP 集成有大量的片上存储器，构成一个第 2 级存储器系统。SM320C6457-HIREL 器件上的 1 级 (L1) 程序存储器和数据存储器的大小均为 32KB。该存储器可以配置为映射 RAM、缓存或二者的某种组合。当配置为缓存时，L1 程序存储器 (L1P) 是一个直接映射缓存，而 L1 数据存储器 (L1D) 是一个 2 路组相连缓存。2 级 (L2) 存储器由程序空间和数据空间共享，大小为 2048KB。L2 存储器也可以配置为映射 RAM、缓存或二者的某种组合。L2 可配置为高达 1MB 的缓存。此外，C64x+ 超级模块还具有 32 位外设配置 (CFG) 端口、内部 DMA (IDMA) 控制器、具有复位/启动控制的系统组件、中断/异常控制、掉电控制以及用于时间戳的自由运行 32 位定时器。
外设集包括：1 个内部集成电路总线模块 (I2C)；2 个多通道缓冲串行端口 (McBSP)；1 个用于异步传输模式 (ATM) 从 [UTOPIA 从器件] 端口的 8 位通用测试和运行 PHY 接口；2 个 64 位通用定时器（也可配置为 4 个 32 位定时器）；1 个用户可配置的 16 位或 32 位主机端口接口 (HPI16/HPI32)；1 个支持可编程中断/事件生成模式的 16 引脚通用输入/输出端口 (GPIO)；1 个 10/100/1000 以太网介质访问控制器 (EMAC)（可在 SM320C6457-HIREL DSP 内核处理器和网络之间提供一个高效接口）；1 个管理数据输入/输出 (MDIO) 模块（也属于 EMAC，可以连续轮询全部 32 个 MDIO 地址以枚举系统内的所有 PHY 器件）；1 个可连接同步和异步外设的无缝外部存储器接口（64 位 EMIFA）；以及 1 个 32 位 DDR2 SDRAM 接口。
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SM320C6457-HIREL 器件具有 3 个高性能嵌入式协处理器 [1 个增强型维特比解码器协处理器 (VCP2) 和 2 个增强型 Turbo 解码器协处理器（TCP2_A 和 TCP2_B）]，可以显著加速片上的通道解码操作。VCP2 的运行速度为 CPU 时钟的三分之一，可以解码超过 694 个 7.95Kbps 自适应多速率 (AMR) [K = 9，R = 1/3] 语音通道。VCP2 支持约束长度 K = 5、6、7、8 和 9，比率 R = 3/4、1/2、1/3、1/4 和 1/5 以及灵活的多项式，同时能够生成硬决策或软决策。每个运行速度为 CPU 时钟三分之一的 TCP2 可以解码多达 50 个 384Kbps 或 8 个 2Mbps Turbo 编码通道（假设 6 次迭代）。TCP2 实现 max*log-map 算法，旨在支持第三代合作项目（3GPP 和 3GPP2）所需的全部多项式和比率，且支持完全可编程的帧长和 Turbo 交错。解码参数，例如迭代次数以及停止标准，也都可编程。VCP2/TCP2 与 CPU 之间通过 EDMA3 控制器进行通信。
SM320C6457-HIREL 器件配有一套完整的开发工具，其中包括：新款 C 编译器、用于简化编程和调度过程的汇编优化器以及用于查看源代码执行的 Windows调试器接口。