DS90CR217
- 20 to 85 MHz Shift Clock Support
- 50% Duty Cycle on Receiver Output Clock
- Best-in-Class Set & Hold Times on TxINPUTs
- Low Power Consumption
- ±1V Common-Mode Range (Around +1.2V)
- Narrow Bus Reduces Cable Size and Cost
- Up to 1.785 Gbps Throughput
- Up to 223 Mbytes/sec Bandwidth
- 345 mV (typ) Swing LVDS Devices for Low EMI
- PLL Requires No External Components
- Rising Edge Data Strobe
- Compatible with TIA/EIA-644 LVDS Standard
- Low Profile 48-Lead TSSOP Package
All trademarks are the property of their respective owners.
The DS90CR217 transmitter converts 21 bits of CMOS/TTL data into three LVDS (Low Voltage Differential Signaling) data streams. A phase-locked transmit clock is transmitted in parallel with the data streams over a fourth LVDS link. Every cycle of the transmit clock 21 bits of input data are sampled and transmitted. At a transmit clock frequency of 85 MHz, 21 bits of TTL data are transmitted at a rate of 595 Mbps per LVDS data channel. Using a 85 MHz clock, the data throughput is 1.785 Gbit/s (223 Mbytes/sec).
The narrow bus and LVDS signalling of the DS90CR217 is an ideal means to solve EMI and cable size problems associated with wide, high-speed TTL interfaces.
技术文档
类型 | 标题 | 下载最新的英语版本 | 日期 | |||
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* | 数据表 | DS90CR217 +3.3V Rising Edge Data Strobe LVDS 21-Bit Channel Link - 85 MHz 数据表 (Rev. A) | 2013年 2月 19日 | |||
应用手册 | High-Speed Layout Guidelines for Reducing EMI for LVDS SerDes Designs | 2018年 11月 9日 | ||||
应用手册 | Receiver Skew Margin for Channel Link I and FPD Link I Devices | 2016年 1月 13日 | ||||
应用手册 | Improving the Robustness of Channel Link Designs with Channel Link II Ser/Des (Rev. A) | 2013年 4月 26日 | ||||
设计指南 | Channel Link I Design Guide | 2007年 3月 29日 | ||||
应用手册 | Multi-Drop Channel-Link Operation | 2004年 10月 4日 | ||||
应用手册 | CHANNEL LINK Moving and Shaping Information In Point-To-Point Applications | 1998年 10月 5日 |
设计和开发
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