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产品详细信息

参数

Function Single-loop PLL Number of outputs 5 Number of Inputs 2 Output frequency (Min) (MHz) 0 Output frequency (Max) (MHz) 1500 Input type LVCMOS (REF_CLK), LVPECL (VCXO_CLK) Output type LVCMOS, LVPECL Supply voltage (Min) (V) 3 Supply voltage (Max) (V) 3.6 Features Programmable Delay Operating temperature range (C) -55 to 125 open-in-new 查找其它 时钟抖动清除器和同步器

封装|引脚|尺寸

CFP (HFG) 52 195 mm² 3.97 x 3.97 open-in-new 查找其它 时钟抖动清除器和同步器

特性

  • High Performance LVPECL and LVCMOS PLL
    Clock Synchronizer
  • Two Reference Clock Inputs (Primary and
    Secondary Clock) for Redundancy Support
    With Manual or Automatic Selection
  • Accepts LVCMOS Input Frequencies Up to
    200 MHz
  • VCXO_IN Clock is Synchronized to One of the
    Two Reference Clocks
  • VCXO_IN Frequencies Up to 2 GHz (LVPECL)
  • Outputs can be a Combination of LVPECL and
    LVCMOS (Up to Five Differential LVPECL
    Outputs or Up to 10 LVCMOS Outputs)
  • Output Frequency is Selectable by x1, /2, /3, /4,
    /6, /8, /16 on Each Output
    Individually
  • Efficient Jitter Cleaning from Low PLL Loop
    Bandwidth
  • Low Phase Noise PLL Core
  • Programmable Phase Offset (PRI_REF and
    SEC_REF to Outputs)
  • Wide Charge Pump Current Range From
    200 µA to 3 mA
  • Analog and Digital PLL Lock Indication
  • Provides VBB Bias Voltage Output for Single-
    Ended Input Signals (VCXO_IN)
  • Frequency Hold Over Mode Improves Fail-Safe
    Operation
  • Power-Up Control Forces LVPECL Outputs to Tri-
    State at VCC < 1.5 V
  • SPI Controllable Device Setting
  • 3.3-V Power Supply
  • High-Performance 52 Pin Ceramic Quad Flat
    Pack (HFG)
  • Rad-Tolerant : 50 kRad (Si) TID
  • QML-V Qualified, SMD 5962-07230
  • Military Temperature Range: –55°C to 125°C Tcase
  • Engineering Evaluation (/EM) Samples are
    Available(1)
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描述

The CDCM7005-SP is a high-performance, low phase noise and low skew clock synchronizer that synchronizes a VCXO (voltage controlled crystal oscillator) or VCO (voltage controlled oscillator) frequency to one of the two reference clocks. The programmable pre-divider M and the feedback-dividers N and P give a high flexibility to the frequency ratio of the reference clock to VC(X)O as VC(X)O_IN / PRI_REF = (N × P) / M or VC(X)O_IN / SEC_REF = (N × P) / M.

VC(X)O_IN clock operates up to 2 GHz. Through the selection of external VC(X)O and loop filter components, the PLL loop bandwidth and damping factor can be adjust to meet different system requirements.

The CDCM7005-SP can lock to one of two reference clock inputs (PRI_REF and SEC_REF), supports frequency hold-over mode and fast-frequency-locking for fail-safe and increased system redundancy. The outputs of the CDCM7005-SP are user definable and can be any combination of up to five LVPECL outputs or up to 10 LVCMOS outputs. The LVCMOS outputs are arranged in pairs (Y0A:Y0B, Y1A:Y1B, Ω), so that each pair has the same frequency. But each output can be separately inverted and disabled. The built in synchronization latches ensure that all outputs are synchronized for low output skew.

All device settings, like outputs signaling, divider value, input selection, and many more, are programmable by SPI (3-wire serial peripheral interface). SPI allows individually control of the device settings.

The device operates in a 3.3-V environment and is characterized for operation from –55°C to 125°C (Tcase).

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技术文档

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类型 标题 下载最新的英文版本 日期
* 数据表 CDCM7005-SP 3.3-V High Performance Rad-Tolerant Class V, Clock Synchronizer and Jitter Cleaner 数据表 (Rev. G) 2015年 12月 3日
* SMD CDCM7005-SP SMD 5962-07230 2016年 7月 8日
* 辐射与可靠性报告 CDCM7005-SP Radiation Test Report 2015年 3月 31日
* 辐射与可靠性报告 CDCM7005MHFG-V 5962-0723001VXC Radiation Test Report 2014年 11月 12日
选择指南 TI Space Products (Rev. H) 2021年 1月 27日
应用手册 Heavy Ion Orbital Environment Single-Event Effects Estimations 2020年 5月 18日
应用手册 Single-Event Effects Confidence Interval Calculations 2020年 1月 14日
更多文献资料 TI Engineering Evaluation Units vs. MIL-PRF-38535 QML Class V Processing 2019年 6月 17日
电子书 Preview: Radiation Handbook for Electronics (Rev. A) 2019年 6月 7日
电子书 Radiation Handbook for Electronics (Rev. A) 2019年 5月 21日
用户指南 CDCM700EVM-CVAL Evaluation Module (EVM) User's Guide 2018年 9月 11日
应用手册 Phase Noise/Phase Jitter Performance of CDCM7005 2005年 7月 26日

设计与开发

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硬件开发

评估板 下载
CDCM7005-SP 评估模块
CDCM7005EVM-CVAL
document-generic 用户指南
799
说明
CDCM7005 是一款高性能、低相位噪声、低偏差的时钟同步器,可将板载电压控制晶体振荡器 (VC(X)O) 频率与外部参考时钟保持同步。该器件的运行频率高达 2 GHz。PLL 环路带宽和阻尼因数可进行调节以满足不同的系统需求,方法是选择外部 VC(X)O、环路滤波器组件、PFD 的频率以及电荷泵电流。五个差动 LVPECL 和五个 LVCMOS 对输出中的每一个均可通过串行外设接口 (SPI) 进行编程。该 SPI 可以单独控制频率和启用/禁用每个输出的状态。由于系统需要使用外部组件(例如,环路滤波器和 VC(X)O),因此该 EVM 可以与特定客户应用相结合,从而轻松评估和修改时钟系统的性能和参数。可将环路带宽的频率选为 10 Hz 或更低,这样器件就能消除系统的时钟抖动。在非 PLL 模式中,CDCM7005 可用作带有分频器选项的简单 LVPECL 或 LVCMOS 缓冲器。
特性
  • 高性能 LVPECL 和 LVCMOS PLL 时钟同步器
  • 两种参考时钟输入(主要和辅助时钟)用于提供冗余支持并可以选择手动或自动
  • 接受 LVCMOS 输入频率高达 200 MHz,VCXO_IN 时钟可与两种参考时钟之一同步
  • VCXO_IN 频率高达 2 GHz (LVPECL)
  • 输出可包含 LVPECL 和 LVCMOS(高达 5 个差动 LVPECL 输出或高达 10 个 LVCMOS 输出)
  • 可按 x1、/2、/3、/4、/6、/8、/16 对每个输出单独选择输出频率
  • 低 PLL 环路带宽可有效消除抖动
  • 低相位噪声 PLL 内核
  • 可编程相位偏移(PRI_REF 和 SEC_REF 到输出)
  • 200 µA 至 3 mA 的大范围电荷泵电流
  • 用于大范围调优电压 VCO 的专用电荷泵电源 (VCC_CP)
  • 将电荷泵预先设置为 VCC_CP/2,以实现 VC(X)O 的快速中心频率设置
  • 模拟和数字 PLL 锁定指示
  • 为单端输入信号 (VCXO_IN) 提供 VBB 偏置电压输出
  • 频率保持模式可改善失效防护运作
  • 在 VCC < 1.5 V 的条件下,加电控制将 LVPECL 输出强制为三态
  • SPI 可控器件设置
  • 3.3V 电源
  • 高性能 52 引脚陶瓷四方扁平封装 (HFG)
  • 抗辐射:50kRad (Si) TID
  • 符合 QML-V,SMD 5962-07230
  • (...)

软件开发

评估模块 (EVM) 的 GUI 下载
SGLC002.ZIP (344254 KB)

设计工具和仿真

仿真模型 下载
SLLM295.ZIP (36 KB) - IBIS Model
仿真模型 下载
SLLM296.ZIP (36 KB) - IBIS Model
仿真模型 下载
SLLM297.ZIP (36 KB) - IBIS Model
仿真工具 下载
PSPICE® for TI design and simulation tool
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入门

  1. 申请使用 PSPICE-FOR-TI 仿真器
  2. 下载并安装
  3. 观看有关仿真入门的培训
特性
  • 利用 Cadence PSpice 技术
  • 带有一套数字模型的预装库可在最坏情形下进行时序分析
  • 动态更新确保您可以使用全新的器件型号
  • 针对仿真速度进行了优化,且不会降低精度
  • 支持对多个产品进行同步分析
  • 基于 OrCAD Capture 框架,提供对业界广泛使用的原理图捕获和仿真环境的访问权限
  • 可离线使用
  • 在各种工作条件和器件容许范围内验证设计,包括
    • 自动测量和后处理
    • Monte Carlo 分析
    • 最坏情形分析
    • 热分析
设计工具 下载
Clock tree architect programming software
CLOCK-TREE-ARCHITECT 时钟树架构是一款时钟树综合工具,可根据您的系统要求生成时钟树解决方案,从而帮助您简化设计流程。该工具从庞大的时钟产品数据库中提取数据,然后生成系统级多芯片时钟解决方案。
特性
  • 接受客户特定的设计要求,如输入频率、输出频率、时钟格式和时钟计数
  • 在生成时钟树时考虑各种高级规范,如本底噪声和相位确定性要求
  • 提供清晰且直观的方框图
  • 评估每个产品和系统的关键性能指标(面积、价格、抖动和功率)
  • 生成设计报告(带有指向数据表、培训材料和软件工具的快速链接),以供将来参考

CAD/CAE 符号

封装 引脚 下载
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订购与质量

包含信息:
  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/FIT 估算
  • 材料成分
  • 认证摘要
  • 持续可靠性监测

支持与培训

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