CDC7005
- High Performance 1:5 PLL Clock Synchronizer
- Two Clock Inputs: VCXO_IN Clock Is Synchronized to REF_IN Clock
- Synchronizes Frequencies up to 800 MHz (VCXO_IN)
- Supports Five Differential LVPECL Outputs
- Each Output Frequency Is Selectable by x1, /2, /4, /8, /16
- All Outputs Are Synchronized
- Integrated Low-Noise OPA for External Low-Pass Filter
- Efficient Jitter Screening From Low PLL Loop Bandwidth
- Low-Phase Noise Characteristic
- Programmable Delay for Phase Adjustments
- Predivider Loop BW Adjustment
- SPI Controllable Division Setting
- Power-Up Control Forces LVPECL Outputs to 3-State at VCC <1.5 V
- 3.3-V Power Supply
- Packaged In 64-Pin BGA (0,8 mm Pitch - ZVA) or 48-Pin QFN (RGZ)
- Industrial Temperature Range –40°C to 85°C
The CDC7005 is a high-performance, low-phase noise, and low-skew clock synchronizer and jitter cleaner that synchronizes the voltage controlled crystal oscillator (VCXO) frequency to the reference clock. The programmable predividers M and N give a high flexibility to the frequency ratio of the reference clock to VCXO: VCXO_IN/REF_IN = (NxP)/M. The VCXO_IN clock operates up to 800 MHz. Through the selection of external VCXO and loop filter components, the PLL loop bandwidth and damping factor can be adjusted to meet different system requirements. Each of the five differential LVPECL outputs is programmable by the serial peripheral interface (SPI). The SPI allows individual control of frequency and enable/disable state of each output. The device operates in 3.3-V environment. The built-in latches ensure that all outputs are synchronized.
The CDC7005 is characterized for operation from –40°C to 85°C.
技术文档
| 类型 | 标题 | 下载最新的英语版本 | 日期 | |||
|---|---|---|---|---|---|---|
| * | 数据表 | 3.3-V High Performance Clock Synthesizer & Jitter Cleaner 数据表 (Rev. L) | 2009年 6月 4日 | |||
| 应用简报 | Using The CDC7005 as a 1:5 PECL Buffer w/Programmable Divider Ratio (Rev. B) | 2009年 12月 15日 | ||||
| 应用手册 | Basics of the CDC7005 Hold Function | 2006年 4月 13日 | ||||
| 用户指南 | CDC7005 (QFN Package) Evaluation Module Manual (Rev. B) | 2006年 3月 28日 | ||||
| 应用手册 | Phase Noise (Jitter) Performance of CDC7005 With Different VCXOs (Rev. A) | 2005年 7月 19日 | ||||
| 应用手册 | Open Loop Phase-Noise Performance of CDC7005 at Various Frequencies | 2004年 12月 17日 | ||||
| 用户指南 | TSW2000 Receive Clock JItter Cleaning EVM | 2004年 6月 28日 | ||||
| 应用手册 | Implementing a CDC7005 Low Jitter Clock Solution for HIgh Speed High IF ADC Dev | 2004年 6月 25日 | ||||
| 产品概述 | ADS5500 + CDC7005 Product Bulletin | 2004年 6月 23日 | ||||
| 产品概述 | TSW2000: TLK1201A & CDC7005 | 2004年 6月 23日 | ||||
| 应用手册 | General Guidelines: CDC7005 as a Clock Synthesizer and Jitter Cleaner (Rev. A) | 2003年 12月 16日 | ||||
| 应用手册 | General Guidelines: CDC7005 as a Clock Synthesizer and Jitter Cleaner | 2003年 3月 21日 |
设计和开发
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|---|---|---|
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| VQFN (RGZ) | 48 | Ultra Librarian |
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