1 简介

SYSREF 可供器件实现内部组件（包括分频器、信号处理模块与弹性缓冲器）同步，以确保确定性延迟。它可确保链路上的延迟是确定性的，并且多个器件完全同步，从而使输出的相位对齐。SYSREF 信号的工作频率明显低于输入时钟，其频率是输入时钟的整数倍。在 AFE 中，SYSREF 在基准时钟 (Fref) 上升沿被锁存。由于 SYSREF 有可能落在建立边界与保持边界之间，因此，二者间的相位差会造成 SYSREF 模块出现时序违例，如图 1-1 中所示。

图 1-1 建立/保持窗口

在配置 SYSREF 时，应始终满足时序条件。确保这一点的最简单方法是使 SYSREF 跳变沿与基准时钟 (Fref) 下降沿对齐。实现这一点的方法是在 SYSREF 通路或 Fref 通路中引入适当的延迟，例如，当 AFE 从外部源接收时钟时，我们可以在时钟源中引入相位来模拟延迟。（延迟 = 相位（角度）/360/Fref）。

SYSREF 对齐检测器可帮助识别 SYSREF 和基准时钟 (Fref) 之间的相对位置。当器件使用 12GHz 输入时钟（83ps 周期）等高频时钟在外部时钟模式下运行时，由于时序裕度十分紧张，SYSREF 必须精准对齐。在此模式下，即使 SYSREF 传播或输入基准时钟传播存在微小偏差（大约为 30–40ps），也足以让 SYSREF 边沿贴近输入时钟上升沿，引发时序风险。相比之下，在内部 PLL 模式下，输入时钟通常 ≤500MHz（2ns 周期），可用的时序裕度要大得多。SYSREF 到达时间的变化不太可能使其跨越时钟边沿，这提升了系统对时序偏斜的容错性并降低了对 SYSREF 对齐检测器的依赖。最后，为了实现确定性操作，强烈建议在外部时钟配置中使用 SYSREF 对齐检测器，以确保正确同步并符合时序要求。

SYSREF 对齐检测器模块接收两个输入：clock_in (Fref) 和 sysref_in (SYSREF)。它评估 SYSREF 相对于时钟边沿的相对时序，并生成 10 位 SYSREF 对齐检测器读数作为其输出。该读数反映了在第一个内部锁存器附近的捕捉点处，输入时钟与 SYSREF 信号之间的相对相位关系。通过观察 SYSREF 对齐检测器输出的变化，同时逐渐调整源端的 SYSREF 延迟，用户可以在有效时序窗口内优化 SYSREF 放置。

图 1-2 SYSREF 通路概述