受影响的修订版：

AWR2544

说明：

在 SoC 中，当以下表格所列的内存范围内发生罕见的单比特翻转事件时，若同时存在特定的内存访问序列组合，单比特错误校正机制可能导致内存数据更新错误。

AWR294x 上的 RAM 存储器采用 ECC 保护，具备单比特错误校正、双比特错误检测 (SECDED) 机制。当特定事件序列发生时，单比特错误校正机制可能导致内存更新错误。

该问题若要对应用产生影响，必须同时满足以下所有条件

• 因环境条件或其他因素导致的随机硬件故障引发单比特翻转事件；并且
• 单比特翻转事件影响受影响的内存范围；并且
• 对存在单比特错误的内存地址执行读操作或部分写操作（触发单比特错误校正机制）；并且
• 单比特错误校正后出现特定的内存访问序列组合；并且
• 错误校正机制导致的内存更新错误足以影响应用程序流程，且不会被其他安全机制检测到。

单比特错误校正后，对受影响内存范围执行以下访问组合（上述条件 3 和 4）可能引发该问题。

• 读取/部分写入访问（针对存在 SEC 的 A 地址）→（随后）全写（至同一内存范围内的一个或多个地址）→（随后）部分写（至同一内存范围内的任意其他地址）：会导致最后一次全写的地址出现更新错误。
• 部分写入访问（针对存在 SEC 的 A 地址）→（随后）部分写（至同一内存范围内的其他地址）：会导致 A 地址出现更新错误。

权变措施：

单比特翻转事件属于罕见情况，发生概率较低。

• 该场景仅会导致单比特错误。双比特错误仅能被检测；发生双比特错误时，器件会根据严重程度进入安全状态。

（可能引发该问题的）部分写内存访问受到以下限制

• 缓存内存范围不会产生部分写入访问，因为缓存行写入始终为全写操作。
  • 例如：MSS L2 内存
• 代码段为只读（因此整个代码段访问均不满足引发该问题的条件）。
  • 例如：MSS L2 内存
• 存在部分写访问的受影响内存可能具备其他安全机制，可检测或规避此类随机错误。
  • 雷达数据立方的高级处理算法因具备跟踪功能（时间和逻辑监控），内置异常值剔除能力。
    • 例如，DSS L3
  • 可在邮箱等受影响内存上采用信息冗余技术检测错误。
    • 例如，邮箱内存

在受影响的内存范围中，确定是否可能进行部分内存写入访问。针对已确认存在部分写入操作的内存范围，评估其风险等级以确定是否需要采取措施。以下是可行的应对措施：

• 当操作环境中单比特翻转事件发生的可能性极低时。
• 当存在其他安全机制可检测或规避此类虚假随机错误时。

• 操作：可考虑采取以下一项或多项措施
  • 避免对这些内存范围采用部分写入访问模式。
  • 发生单比特内存校正事件时，重新初始化受影响的内存库。
  • 将单比特内存校正事件视为不可校正错误，并进入安全状态。
    • 这不会影响功能安全的可检测性声明，但在发生此类单比特翻转时可能影响可用性。

如果需要执行操作 (2-b-ii)，请参阅下表中的内存范围及其对应的 ESM 线路和 ECC 聚合器位。

此表仅包含受影响的内存列表和有关的相应详细信息

其他未被应用程序使用但被 BSS 使用的内存模块（如 BSS_Mailbox 和 BSS_Static_RAM）也受此勘误影响

• BSS 邮箱主要用于通过 mmWaveLink 在 BSS 和 MSS/DSS 之间进行通信，其采用的消息协议通过 CRC 确保数据完整性。在通过 BSS 邮箱进行消息交换期间使用 CRC 可降低与该内存相关的风险。
• 当发生故障（本例中为 ECC SEC）时，BSS 会向 MSS/DSS 发送 ESM 故障异步事件消息作为通知。应用程序必须从 BSS 的 AWR_AE_RF_ADV_ESMFAULT_STATUS_SB 异步事件中读取 b20:ECC_AGG_SEC_ERROR。将此单比特内存校正事件视为不可校正错误，并进入安全状态。
  • 此权变措施仅在应用程序使用 DFP 2.4.14 版本或更早版本的 BSS 补丁时有效