OSC_CLK_OUT_ETH 活动导致的杂散信号
说明：
使用 XTAL/2 频率选项启用 OSC_CLK_OUT_ETH 可能会因以太网时钟信号与 LO 信号耦合而导致 XTAL/2 中频处出现弱杂散。如果存在强的真实目标，RX 数据中可能在中频 =（XTAL/2 — 真实目标中频）处出现虚假目标。
权变措施：
可考虑采取以下一项或多项权变措施：
- 避免 OSC_CLK_OUT_ETH = XTAL/2 选项，改用 XTAL/1 选项。如果有相关选项，在 AWR2544 芯片外部（例如以太网 PHY 芯片内部）实现任何必要的 2 分频。
- 使用中频带宽 < XTAL/4，以避免在强真实目标存在时出现带内虚假目标。
- 如果使用中频带宽 > XTAL/4，在检测到强真实目标后，在中频偏移（XTAL/2 - 实际目标中频）处采用更严格的检测阈值，以避免检测到这些由 OSC_CLK_OUT_ETH 引起的虚假目标。
- 降低 OSC_CLK_OUT_ETH 的驱动强度以降低杂散电平。驱动强度为 0.5 倍时，杂散电平预计降低 3dB。
- 使用 OSC_CLK_OUT，而非 OSC_CLK_OUT_ETH