ZHCZ054A December   2024  – October 2025 AWR2544

 

  1.   1
  2. 1简介
  3. 2器件命名规则
  4. 3器件标识
  5. 4器件型号/修订版对应关系公告
  6. 5功能规范的已知设计异常
    1.     MSS#25
    2.     MSS#27
    3.     MSS#28
    4.     MSS#29
    5.     MSS#30
    6.     MSS#33
    7.     MSS#40
    8. 5.1  MSS#49
    9. 5.2  MSS#52
    10. 5.3  MSS#53
    11. 5.4  MSS#54
    12. 5.5  MSS#55
    13. 5.6  MSS#56
    14. 5.7  MSS#57
    15. 5.8  MSS#58
    16. 5.9  MSS#59
    17. 5.10 MSS#60
    18. 5.11 MSS#61
    19. 5.12 MSS#62
    20. 5.13 MSS#63
    21. 5.14 MSS#64
    22. 5.15 MSS#65
    23.     MSS#68
    24.     MSS#71
    25. 5.16 ANA#12A
    26.     ANA#37A
    27.     ANA#39
    28.     ANA#43
    29.     ANA#44
    30.     ANA#45
    31.     ANA#47
    32.     ANA#59
  7.   商标
  8. 6修订历史记录

MSS#27

在慢速 SPICLK 频率和时钟相位 = 1 的情况下，外设模式 MibSPI 的 3 或 4 引脚通信传输数据不正确

受影响的修订版：

AWR2544

说明：

MibSPI 模块通过 3 个功能引脚 (CLK、SIMO、SOMI) 或 4 个功能引脚 (CLK、SIMO、SOMI、nENA) 配置为多缓冲外设模式时，可能在满足以下所有条件时发送不正确的数据：

  • MibSPI 模块配置为多缓冲模式，
  • 模块配置为 SPI 通信中的外设，
  • SPI 通信配置为 3 引脚模式或 4 引脚模式（通过 nENA），
  • SPICLK 的时钟相位为 1，并且
  • SPICLK 频率为 MSS_VCLK 频率 / 12 或更低

权变措施：

可以通过设置 TX RAM（多缓冲区 RAM 传输数据寄存器）控制字段中的 CSHOLD 位来避免该问题。在该通信中 nCS 不用作功能信号；因此，设置 CSHOLD 位不会对 SPI 通信造成任何其他影响。