ZHCZ054A December   2024  – October 2025 AWR2544

 

  1.   1
  2. 1简介
  3. 2器件命名规则
  4. 3器件标识
  5. 4器件型号/修订版对应关系公告
  6. 5功能规范的已知设计异常
    1.     MSS#25
    2.     MSS#27
    3.     MSS#28
    4.     MSS#29
    5.     MSS#30
    6.     MSS#33
    7.     MSS#40
    8. 5.1  MSS#49
    9. 5.2  MSS#52
    10. 5.3  MSS#53
    11. 5.4  MSS#54
    12. 5.5  MSS#55
    13. 5.6  MSS#56
    14. 5.7  MSS#57
    15. 5.8  MSS#58
    16. 5.9  MSS#59
    17. 5.10 MSS#60
    18. 5.11 MSS#61
    19. 5.12 MSS#62
    20. 5.13 MSS#63
    21. 5.14 MSS#64
    22. 5.15 MSS#65
    23.     MSS#68
    24.     MSS#71
    25. 5.16 ANA#12A
    26.     ANA#37A
    27.     ANA#39
    28.     ANA#43
    29.     ANA#44
    30.     ANA#45
    31.     ANA#47
    32.     ANA#59
  7.   商标
  8. 6修订历史记录

MSS#40

所有跨硬件加速器的 ACCEL_MEM1 和 ACCEL_MEM2 内存的 EDMA 传输均有可能导致数据损坏，而 SoC 不会发出任何错误通知

受影响的修订版：

AWR2544

说明：

根据 TPTC IP 规范，传输请求 (TR) 应访问单个外设端点。HWA 的 ACCEL_MEM0/ACCEL_MEM1 内存库可通过单个外设点使用，HWA 的 ACCEL_MEM2/ACCEL_MEM3 内存库可用作另一个外设点（不同于 ACCEL_MEM0/ACCEL_MEM1）使用。因此，如果使用单个 TR 访问跨 HWA ACCEL_MEM1 和 ACCEL_MEM2 内存的缓冲器（即跨 2 个不同外设点的单个缓冲器），不符合规范的要求。本勘误表明确强调该规范要求。

注： 在 SoC 层面，ACCEL_MEM1 和 ACCEL_MEM2 内存分别称为 DSS_HWA_DMA0 和 DSS_HWA_DMA1。

权变措施：

将访问拆分为 2 个 TR，避免单个 TR 跨越 ACCEL_MEM1 + ACCEL_MEM2。可以将 2 个 TR 连接起来。