ZHCZ045A December 2024 – July 2025 AM2752-Q1 , AM2754-Q1
OSPI：具有 DDR 时序的内部 PHY 环回和内部焊盘环回时钟模式无法运行
OSPI 内部 PHY 环回模式和内部焊盘环回模式采用“启动沿作为捕获沿”（相同的边沿捕获或 0 周期时序）。
可编程接收延迟线 (Rx PDL) 用于补偿往返延迟（Tx 时钟至闪存器件、闪存时钟至输出以及闪存数据至控制器）。
在内部环回模式和 IO 环回模式的情况下，Rx PDL 的总延迟不足以补偿往返延迟，因此不能使用这些模式。
下表介绍了 OSPI 控制器中推荐的时钟拓扑。在 DDR 模式下，此处未描述的所有其他模式都受本公告的影响，不推荐作为时钟拓扑。
| 时钟模式术语 | CONFIG_REG.PHY_MODE_ENABLE | READ_DATA_CAPTURE.BYPASS | READ_DATA_CAPTURE.DQS_EN | 电路板实现 |
|---|---|---|---|---|
| 无环回、无 PHY | 0（PHY 禁用） | 1（禁用调整后的环回时钟） | X | 无。依靠内部时钟。最大频率 50MHz。 |
| 具有 PHY 的外部电路板环回 | 1（PHY 启用） | 0（启用调整后的环回时钟） | 0（DQS 禁用） | 外部电路板环回 (OSPI_LOOPBACK_CLK_SEL = 0) |
| 具有 PHY 的 DQS | 1（PHY 启用） | x（DQS 启用具有优先级） | 1（DQS 启用） | 连接到 SOC DQS 引脚的存储器选通 |
无。请根据介绍的表格，使用未受影响的时钟模式之一